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憬砧夏
5 years ago
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1 硬件设计的智能化从 MATLAB/Simulink 到 FPGA/ASIC/SoC 赵志宏全球产品市场部经理 1

而不需耗费数周时间代码复用的比例由零提升至 30%Code reuse increased from zero to 30% 借助 MATLAB 和 HDL Coder, 我们能够更快地对市场需求做出响应

2 FLIR 加速热成像 FPGA 的开发挑战加速高级热成像滤波器的 FPGA 算法开发与实现解决方法使用 MATLAB 开发仿真并评估算法, 使用 HDL Coder 在 FPGA 上快速实现最佳算原始图像 ( 左 ) 和应用滤波器 ( 通过 HDL Coder 开发而得 ) 后的图像 ( 右 ) 结果从概念的形成到构建可在现场测试的原型的时间缩短了 60% 仅需数小时就完成给了原有功能的提升, 而不需耗费数周时间代码复用的比例由零提升至 30%Code reuse increased from zero to 30% 借助 MATLAB 和 HDL Coder, 我们能够更快地对市场需求做出响应现在我们之所以能够坦然应对各种变局, 原因在于我们可在数周内将新的创意引入具有实时性能的硬件原型上工程设计过程有了更多乐趣, 工作满意度和客户满意度也因此得到提升 Nicholas Hogasten FLIR Systems 2

3T Develops Robot Emergency Braking System with Model-Based Design Challenge Design and implement a robot emergency braking system with minimal hardware testing Solution

rapidly implemented Complex bug resolved in one day A SCARA robot.

3 3T Develops Robot Emergency Braking System with Model-Based Design Challenge Design and implement a robot emergency braking system with minimal hardware testing Solution Model-Based Design with Simulink and HDL Coder to model, verify, and implement the controller Results Cleanroom time reduced from weeks to days Late requirement changes rapidly implemented Complex bug resolved in one day A SCARA robot. With Simulink and HDL Coder we eliminated programming errors and automated delay balancing, pipelining, and other tedious and error-prone tasks. As a result, we were able to easily and quickly implement change requests from our customer and reduce time-tomarket. Ronald van der Meer 3T 3

Semtech 加快基于 FPGA 和 ASIC 的数字收发器的开发挑战加快无线射频设备的优化数字接收机链路开发

编写 VHDL 是一件非常枯燥的事情, 还需要验证手写代码利用 Simulink 和 HDL Coder,

4 Semtech 加快基于 FPGA 和 ASIC 的数字收发器的开发挑战加快无线射频设备的优化数字接收机链路开发解决方法使用 MathWorks 工具进行基于模型的设计, 以生成用于快速 FPGA 和 ASIC 实现的生产 VHDL 代码结果设计创建原型的速度提高了 50%. 信号处理时间从数周缩短为数天. 交付终交付经过优化性能更佳的设计 The Semtech SX1231 wireless transceiver. 编写 VHDL 是一件非常枯燥的事情, 还需要验证手写代码利用 Simulink 和 HDL Coder, 一旦完成对模型的仿真, 就可以直接自动生成 VHDL, 并使用 FPGA 进行原型验证这样可以节省大量时间, 并且生成的代码还包含一些我们未曾想到的优化 Frantz Prianon Semtech 4

5 基于模型的设计流程理论研究技术要求系统设计快速验证理论和算法的正确性根据实现的要求搭建系统构架测试平台算法模型硬件模型测试和验证直接产生高效可读的代码快速进行性能和资源的优化硬件实现 C, C++ ARM VHDL, Verilog FPGA,ASIC 复用算法的测试平台和数据支持多种工业测试标准系统集成 5

6 演示实例请仔细观察怎样用 Simulink 搭建和仿真你的算法? 怎样快速产生 HDL 代码? 代码可读性如何? 怎样快速把代码综合到 Xilinx 的芯片上? 怎样提高代码的效率? 6

7 还记得刚刚演示的功能吗? 7

8 自动化的工作流程从模型到 FPGA 实现和时序分析 8

9 模型和代码的双重追踪性 9

10 资源使用预估 10

11 Reports 找出关键路径 MATLAB and Simulink HDL Coder HDL Synthesis Bits 在算法结构中直接看到实现后的关键路径 FPGA 11

12 满足时序约束分布式管道寄存器分布式管道寄存器 ( 在模型中重定时 ) 在需要时自动补偿延迟用户可约束式重定时 Register Register Register Smaller critical path 12

13 满足资源约束资源共享 13

14 集成已有 HDL 代码在 Simulink 用黑箱的功能嵌入已有代码在 Simulink 中设置已有代码的接口信息 14

15 有什么样高级的算法模块吗? 15

16 视觉 HDL 工具箱图像分析和加强边缘检测, 中值滤波图像转换器色度重采样, 颜色空间转换去马赛克插补 Gamma 校正图像滤波器图像滤波器, 中值滤波器图像形态运算扩张, 侵蚀, 开闭统计直方图图像统计输入输出接口帧到像素转换像素到帧转换其他实用功能像素流控制总线产生器像素流控制总线选择器 16

17 其他支持 HDL 代码产生的高级模块滤波 Biquad Interpolator/Decimator LMS 无线通讯 FFT, NCO QAM, BPSK, QPSK Viterbi, Convolutional, RS, Turbo 17

18 用 MATLAB 代码编写你自己的模块 18

19 能产生浮点数的 HDL 代码吗? 19

20 浮点数运算的硬件实现算法要求很大的数值范围或很高的精度在转定点数之前很快在硬件上验证算法的正确性整个或部分算法可以自动转化成定点数 20

21 常用的数学表达式的模型 1 a 1 + a 21

22 通量方程建模 22

23 浮点数的运算 sign exponent mantissa S: Sign (ufix1) E: Exponent (ufix8) M: Mantissa (ufix23) A B single single DTC (SI) DTC (SI) int32 UNPACK UNPACK <S,E,M> IEEE Floating-Point Algorithm Implementation <S,E,M> PACK int32 DTC (SI) single AS BS XOR CS AE Add Adjust BE Exponents Exponent Single Precision Multiply Operators for AM BM Multiply Magnitudes HDL Normalize Round Adjust Exponent Normalize CE CM 23

24 支持浮点数代码产生的数学运算 R2017a 版本 Add, Sub, Mul, Reciprocal, Div, Sqrt, RecipSqrt, Mod, Rem Sin, Cos, SinCos, Atan, Atan2, Exp, Log SOE, POE, DTI, PID, DTF, Discrete FIR 后续版本 10^u, log10, acos, asin, tan, reciprocal Mag^2, pow, conj, hypot, square, hyperbolic functions (sinh, cosh, tanh, acosh, asinh, atanh) 24

25 怎么验证产生的代码? 25

26 HDL 验证产生独立的测试平台和测试数据 VHDL 或 Verilog 测试平台算法的输入输出记录在数据文件中可在任何 VHDL 和 Verilog 仿真器中验证 Simulink 与 EDA 仿真器联合仿真 Cadence Incisive, Mentor Graphics ModelSim and Questa FPGA 在环仿真 (FPGA-in-the-loop) 算法在 FPGA 板卡上跑, 测试平台在 MATLAB 或 Simulink 中通过千兆网口或 JTAG 连接利用是数据扑捉功能在 Simulink 里调试硬件 26

27 Simulink 与 EDA 仿真器联合仿真 27

FPGA 在环仿真 xout Convert In1 Out1 sim_xout Data Type Conversion To Workspace 1 Constant input_clock fcn yout Convert Data Type Conversion1 In2 Out2 sim_yout To Workspace1 pixdata Convert In3 Out3

28 FPGA 在环仿真 xout Convert In1 Out1 sim_xout Data Type Conversion To Workspace 1 Constant input_clock fcn yout Convert Data Type Conversion1 In2 Out2 sim_yout To Workspace1 pixdata Convert In3 Out3 sim_dataout MATLAB Function Data Type Conversion2 ToFILSrc Sobel_Wrapper ToFILSink To Workspace2 In1 Out1 In2 In3 FIL Out2 Out3 FromFILSrc Sobel_Wrapper_fil Compare 产生的 HDL 自动编译并下载到板卡上运行 Simulink 实时提供输入并采集分析输出 28

29 支持 SoC 的设计流程吗? 29

30 SoC 的设计和实现 30

31 SoC 设计的挑战性 31

32 SoC 设计的挑战性 Design Challenge System partitioning Functional verification Performance estimation Implementation challenge Embedded Processor and FPGA Interconnect Peripherals 32

33 SoC 的软硬件共同设计 HDL Coder Embedded Coder HDL C SoC Platform 33

34 产生 Xilinx Vivado IP 核直接从 MATLAB 和 Simulink 产生可移植和复用的 IP 核包含 AXI4 接口, 直接连接 Zynq 的 ARM 处理器产生的 IP 核可直接集成入 Xilinx IP Catalog AXI4 AXI4-Lite Accessible Registers Algorithm from MATLAB/ Simulink External Ports Programmable Logic IP Core 34

35 产生 Altera IP 核直接从 MATLAB 和 Simulink 产生可移植和复用的 IP 核包含 AXI4 接口, 直接连接 Altera SoC 的 ARM 处理器产生的报告文档 a 可做 IP 核数据表与 Altera 的 Qsys 综合工具紧密集成 35

36 与 Xilinx 的 Zynq 设计工具紧密结合在 HDL Coder 中直接调用 Xilinx EDK embedded system tool HDL Coder 的 IP 核可以直接插入 EDK 参考设计使用定制参考设计 (reference design) 编译并下载到 Zynq 开发板 ARM Cortex-A9 dual-core Processor AXI Bus FPGA IP Core 36

37 AXI4-Lite 处理器在环仿真在 Simulink 中实时控制硬件上跑的算法实时调整参数实时采集数据 TCP/IP AXI4-Lite Blocks IP Core Registers C Algorithm ARM Cortex-A9 MP (Running Linux) FPGA IPCore 37

38 产品未来的走向是什么? 38

39 典型应用图像处理无线通信 (5G) 机器学习和深度学习自动驾驶物理模型仿真 39

40 基于模型的设计大大缩短产品设计周期花在 FPGA 实现上的时间的对比 FPGA 实现所需时间缩短了 48% ( 占项目的总耗时的 33%) 1 st FPGA Prototype 2 nd FPGA Prototype 1 st FPGA Prototype 40

41 问答 41

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Presentation Title 基于模型的可编程 SoC 设计与调试 MathWorks China Tom Shan Application Engineer 2015 The MathWorks, Inc. 1 主要内容介绍什么是 Zynq? 设计挑战 Zynq 设计基于 MBD 的可编程 SoC 设计代码生成流程验证和软硬件划分 UDP 接口 Processor In the Loop(PIL) 验证新增功能