國立台灣科技大學電子工程系

Size: px

Start display at page:

Download "國立台灣科技大學電子工程系"

壶姹纪
4 years ago
Views:

1 國立台灣科技大學電子工程系 101 學年度第一學期專題研究實務專題總報告 FPGA-based Ring Oscillator 之設計與實現 -I 組別 : 100C25 學生 : 胡閎閔 B 指導老師 : 吳乾彌教授中華民國 102 年 01 月 16 日

2 國立台灣科技大學電子工程系 101 學年度第一學期專題研究實務專題總報告 FPGA-based Ring Oscillator 之設計與實現 -I 組別 : 100C25 學生 : 胡閎閔 B 指導老師簽名 : 中華民國 102 年 01 月 16 日 1

3 題目 : FPGA-based Ring Oscillator 之設計與實現 -I 學生姓名及學號 : 胡閎閔 B 組別 : 100C25 指導老師 : 吳乾彌教授 2

4 目錄一摘要二動機三研究方法 3. 1 電路架構 3. 2 示波器上顯示計數原理四實驗 4. 1 除頻 4. 2 輸出五實驗結果 5.1 一個 NOR 閘震盪器 5.2 兩個 NOR 閘震盪器 5.3 五個 NOR 閘震盪器六討論七參考資料 3

5 一摘要近年 Ring Oscillator 早以被廣泛的使用在許多積體電路上這次專題的目的是利用 FPGA 去實現 Ring Oscillator, 並進一步利用 Ring Oscillator 做更多的應用, 我們利用 Quratus II 這套軟體先撰寫 Code 程式碼且測試其輸出波型與頻率, 預計可以達到 990M Hz 左右的頻率我們利用軟體的方式取得時脈頻率, 不用依靠實體振盪器來取得時脈頻率, 可以大幅的減少成本, 但頻率會比實體震盪器還來的不穩定二動機 Ring Oscillator 很早就已經廣泛的使用在各個積體電路中, 也已經有各種利用 Ring Oscillator 實現的方式, 因此我們選擇 FPGA 來完成 Ring Oscillator, 並利用 SWITCH 和示波器顯示其頻率數值 4

6 三研究方法根據以前所學過的數位邏輯基本概念,Ring Oscillator 的架構並不困難, 最基本的設計方法就是利用奇數個 NOT 閘將他們串連在一起, 並將最後一個 NOT 閘的輸出再回授到第一個 NOT 閘的輸入即可, 這樣便是一個 Ring Oscillator 但因為 NOT 閘在 FPGA 裡會被化簡, 所以我們使用 NOR 閘來做 Ring Oscillator, 而我們利用之前所學過的 FPGA Verilog 語法來撰寫 Ring Oscillator 控制方法是利用邏輯閘級數來控制震盪頻率, 預計可以震盪出 1GHz 左右的頻率我們利用 NOR 閘當作開關, 然後 NOR 閘輸出接到奇數的 NOR 閘的輸入, 然後在 NOR 閘的 En En1 En2 En3 腳輸入低電位時就開始會震盪並輸出至 out, 如下圖 En En1' En2' En3' out Table: En En1' En2' Em3' 0 out 1 0 5

7 3. 1 電路架構 EN NOR 閘震盪除頻器除 128k Hz 多工器 16x1 選擇輸出示波器顯示頻率電路介紹 : 當 EN =0 時, 奇數個 NOR 閘串聯之震盪器將開始震盪輸出的頻率經過除頻器, 除以 128K Hz 除後的頻率再由 16x1 多工器, 選擇輸出頻率, 經由示波器顯示, 讓肉眼得以看見, 並計算當 EN =1 時, 則震盪器停止震盪 3. 2 示波器上顯示計數原理方塊圖 : EN NOR 閘震盪除頻器除 128k Hz 示波器顯示頻率實驗頻率 = [1/( 示波器上的讀值 20u s)] 128k Hz 使用 20us/DIV 顯示 6

8 四實驗首先我們以 Gate Level Model 架構來描寫 NOR 閘邏輯圖, 如下 : NOR 閘程式碼, 如下 : module nt(in1,in2,out); input in1,in2; output out; assign out=~(in1 in2); endmodule 在 RTL Viewer 裡的方塊圖 : 三個 NOR 閘串接加一個 OR 閘作致能開關 : En En1' En2' En3' out 7

9 程式碼 : module os3(en,en1,en2,en3,out); input en,en1,en2,en3; output out; wire [3:0]a; nt a1(a[1],en1,a[2]); nt a2(a[2],en2,a[3]); nt a3(a[3],en3,a[0]); assign a[1]=en a[0]; assign out=a[0]; endmodule 在 Quratus II 這套軟體裡三個 NOR 閘的 RTL Viewer 方塊圖, 如下 : 因使用 Hierarchy 的觀念呼叫, 所以在 RTLViewer 圖中,NOR 閘是以長方圖呈現 8

4. 1 除頻但我們 NOR Gates 輸出頻率在示波器裡肉眼上, 是觀測不到的, 所以我們在 NOR Gates 之後加了降頻器我們使用除二的除頻器, 再利用 Hierarchy 的觀念將除二的除頻器組出各式各樣的除頻器, 如下 : 2 Hz 除頻器 : module count2(clk,out,en);

10 4. 1 除頻但我們 NOR Gates 輸出頻率在示波器裡肉眼上, 是觀測不到的, 所以我們在 NOR Gates 之後加了降頻器我們使用除二的除頻器, 再利用 Hierarchy 的觀念將除二的除頻器組出各式各樣的除頻器, 如下 : 2 Hz 除頻器 : module count2(clk,out,en); input clk,en; output out; reg out; always@(posedge clk ) begin if(en) out<=out; else out<=~out; end endmodule 在 Quratus II 這套軟體裡 2 Hz 除頻器的 RTL Viewer 方塊圖, 如下 : 9

11 1K Hz 除頻器 : module counter1k(clk,out,en); input clk,en; output out; wire [8:0]out1; count2 a1(clk,out1[0],en); count2 a2(out1[0],out1[1],en); count2 a3(out1[1],out1[2],en); count2 a4(out1[2],out1[3],en); count2 a5(out1[3],out1[4],en); count2 a6(out1[4],out1[5],en); count2 a7(out1[5],out1[6],en); count2 a8(out1[6],out1[7],en); count2 a9(out1[7],out1[8],en); count2 a10(out1[8],out,en); endmodule 1K Hz 除頻器是由十個 2K Hz 的除頻器組成下 : 在 Quratus II 這套軟體裡 1K Hz 除頻器的 RTL Viewer 方塊圖, 如利用 1K Hz 和 1 Hz 除頻器串接成 128K Hz 除頻器, 如下 : module (out,en); input en; output out; wire [8:0]ns; os3 a0(en,ns[0]); 10

12 counter1k a1(ns[0],ns[1],en); count2 a2(ns[1],ns[2],en); count2 a3(ns[2],ns[3],en); count2 a4(ns[3],ns[4],en); count2 a5(ns[4],ns[5],en); count2 a6(ns[5],ns[6],en); count2 a7(ns[6],ns[7],en); count2 a8(ns[7],out,en); endmodule 方塊圖 : EN 三個 NOR 閘震盪除頻器除 128k Hz 待測頻率圖 : 下圖是在 Quratus II 軟體裡 128K Hz 除頻器的 RTL Viewer 方塊因除頻器是使用 Hierarchy 的觀念作呼叫, 所以在 RTL Viewer 裡都是顯示方塊圖 11

13 4. 2 輸出最後一部分是輸出我們輸出是將各個振盪器用 Wire 線拉出, 連接到 16 * 1 的多工器作選擇輸出, 16 * 1 多工器如下 : module mux16to1(select,a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,a10,a11,a12,a13,a14,a15,y); input select,a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,a10,a11,a12,a13,a14,a15; output y; wire [3:0]select; wire [7:0]a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,a10,a11,a12,a13,a14,a15; reg [7:0]y; always@(select or a0 or a1 or a2 or a3 or a4 or a5 or a6 or a7 or a8 or a9 or a10 or a11 or a12 or a13 or a14 or a15 or y) begin case(select) 0: y<=a0; 1: y<=a1; 2: y<=a2; 3: y<=a3; 4: y<=a4; 5: y<=a5; 6: y<=a6; 7: y<=a7; 8: y<=a8; 9: y<=a9; 10: y<=a10; 11: y<=a11; 12: y<=a12; 13: y<=a13; 14: y<=a14; 12

14 方塊圖如下 : endmodule end endcase 15: y<=a15; default:y<=a0; 16 條輸入線 16x1 多工器 1 條輸出線 4 條選擇線在 Quratus II 軟體裡 16*1 多工器的 RTL Viewer 方塊圖, 如下 : 13

15 輸出部分, 如下 : module quat(en,en1,en2,en3,sw,out1); input en,en1,en2,en3; input [3:0]sw; output out1; wire [15:0]out; a0(out[0],en,en1,en2,en3); a1(out[1],en,en1,en2,en3); a2(out[2],en,en1,en2,en3); a3(out[3],en,en1,en2,en3); a4(out[4],en,en1,en2,en3); a5(out[5],en,en1,en2,en3); a6(out[6],en,en1,en2,en3); a7(out[7],en,en1,en2,en3); a8(out[8],en,en1,en2,en3); a9(out[9],en,en1,en2,en3); a10(out[10],en,en1,en2,en3); a11(out[11],en,en1,en2,en3); a12(out[12],en,en1,en2,en3); a13(out[13],en,en1,en2,en3); a14(out[14],en,en1,en2,en3); a15(out[15],en,en1,en2,en3); mux16to1 q2(sw,out[0],out[1],out[2],out[3],out[4],out[5],out[6],out[7],out[8],out[9],out[10],out[11],out[12],out[13],out[14],out[15],out1); endmodule 14

16 經過實驗證明, 在這實驗板上輸出部分我們最多輸出 16 組 Ring Oscillator, 因此我們使用 16 * 1 的多工器做選擇輸出在 Quratus II 軟體裡輸出的 RTL Viewer 方塊圖, 如下 : 15

17 五實驗結果 5.1 一個 NOR 閘震盪器使用二輸入 NOR 閘組成一個 NOT 閘如下 : En En1' out 在 RTL Viewer 裡的方塊圖 : 一個 NOR 閘程式碼如下 : module os3(en,en1,out); input en,en1; output out; wire [2:0]a; nt a1(a[1],en1,a[0]); assign a[1]=en a[0]; assign out=a[0]; endmodule 16

18 在 RTL Viewer 裡的方塊圖 : 進行 Quartus Gate Level simulation, 如下 : Testbench: `timescale 1ns / 1ns module tb; reg en,en1,en2,en3; reg [3:0]sw; wire out1; quat a1(en,en1,en2,en3,sw,out1); initial begin en=1; en1=1; en2=1; en3=1; sw=0; #1000 en=0; en1=0; en2=0; en3=0; end endmodule 17

模擬顯示結果 : 電腦模擬方塊圖 : EN 一個 NOR 閘震盪除頻器除 128k Hz 電腦模擬測試波形頻率 :534.

19 模擬顯示結果 : 電腦模擬方塊圖 : EN 一個 NOR 閘震盪除頻器除 128k Hz 電腦模擬測試波形頻率 : M Hz 公式 : * 計算波形時間 ps ps = ps * 將時間換成頻率再乘上除頻器 128K=> 得結果 (1/ ps)x128K = M Hz 18

20 下圖是使用之實驗版 : 下圖是示波器觀察頻率 : Hz 下圖是示波器觀察頻率 : Hz 19

21 在示波器上觀察之數據 : 組別示波器觀察之頻率實際換算頻率在示波器上觀察之數據圖 : 20

22 5.2 三個 NOR 閘震盪器使用二輸入 NOR 閘組成三個 NOT 閘如下 : En En1' En2' En3' out 三個 NOR 程式碼如下 : module os3(en,en1,en2,en3,out); input en,en1,en2,en3; output out; wire [3:0]a; nt a1(a[1],en1,a[2]); nt a2(a[2],en2,a[3]); nt a3(a[3],en3,a[0]); assign a[1]=en a[0]; assign out=a[0]; endmodule 在 RTL Viewer 裡的方塊圖 : 21

進行 Quartus Gate Level simulation, 如下 : 模擬顯示結果 : 電腦模擬方塊圖 : EN 三個 NOR 閘震盪除頻器除 128k Hz 電腦模擬測試波形頻率 :495.

23 進行 Quartus Gate Level simulation, 如下 : 模擬顯示結果 : 電腦模擬方塊圖 : EN 三個 NOR 閘震盪除頻器除 128k Hz 電腦模擬測試波形頻率 : M Hz 公式 : * 計算波形時間 ps ps = ps * 將時間換成頻率再乘上除頻器 128K=> 得結果 (1/ ps)x128K = M Hz 22

24 在示波器上觀察之數據 : 組別示波器觀察之頻率實際換算頻率在示波器上觀察之數據圖 : 23

25 5.3 五個 NOR 閘震盪器五個 NOR 閘組成五個 NOT 閘如下 : En En1' En2' En3' En4' En5' out 五個 NOR 程式碼如下 : module os3(en,en1,en2,en3,en4,en5,out); input en,en1,en2,en3,en4,en5; output out; wire [5:0]a; nt a1(a[1],en1,a[2]); nt a2(a[2],en2,a[3]); nt a3(en3,a[3],a[4]); nt a4(a[4],en4,a[5]); nt a5(a[5],en5,a[0]); assign a[1]=en a[0]; assign out=a[0]; endmodule 在 RTL Viewer 裡的方塊圖 : 24

26 進行 Quartus Gate Level simulation, 如下 : 模擬顯示結果 : 電腦模擬方塊圖 : EN 五個 NOR 閘震盪除頻器除 128k Hz 電腦模擬測試波形頻率 : M Hz 公式 : * 計算波形時間 => ps ps = ps * 將時間換成頻率再乘上除頻器 128K=> 得結果 =>(1/ ps)x128K = M Hz 25

27 在示波器上觀察之數據 : 組別示波器觀察之頻率實際換算頻率在示波器上觀察之數據圖 : 26

28 六討論本專題需要很多基礎的數位邏輯知識和 Verilog 語法撰寫, 如 : Verilog 語言的結構描述, 使用到 Quratus II 軟體測試和示波器的使用等基礎常識在接下來我們第一個可以探討為何在 Cyclone II (EP2C20F484C8), 這塊 FPGA 裡只能裝下 16 組三個 NOR 閘串聯的 Ring Oscillator 經過實驗證明在使用 Quratus II 編輯時, 不管編寫串多長的 NOT 閘, 都會化簡成一個 NOT 閘所以我們將其換成 NOR 閘在第 5 章節裡, 如果換成二輸入 NOR 閘, 其一隻腳由外部控制, 組合成的多數 NOT 閘將不會被化簡我們可以在 5.1 章節裡的一個 NOR 閘組成一個 NOT 閘看到, 我們使用電腦模擬出的震盪頻率, 是比在 5.2 和 5.3 章裡的實驗三個 NOR 和五個 NOR 串聯頻率更高, 但一個 NOR 閘實際由實驗板量測到的頻率是和三個 NOR 閘差不多的, 是因為受限於 FPGA 電路關係, 所以最高的震盪頻率只有 1G Hz 左右第二個探討的是如何讓頻率可以維持在一定的區間裡, 讓 Ring Oscillator 在 FPGA 裡震盪更穩定 27

29 七參考資料 [1] G. Edward Suh and Srinivas Devadas. Physical Unclonable Functions for Device Authentication and Secret Key Generation Cornell University Massachusetts Institute of Technology Ithaca. [2] Siva Velusamy, Wei Huang, John Lach, Mircea Stan and Kevin Skadron. Monitoring Temperature in FPGA based SoCs Departments of Computer Science, and Electrical and Computer Engineering University of Virginia. [3] Jorge Guajardo, Sandeep S. Kumar, Geert-Jan Schrijen, and Pim Tuyls. FPGA Intrinsic PUFs and Their Use for IP Protection Information and System Security Group,Philips Research Laboratories, Eindhoven, The Netherlands [4] Jason H. Anderson. A PUF Design for Secure FPGA-Based Embedded Systems Department of Electrical and ComputerEngineeringUniversity of Toronto,Toronto, Ontario, Canada [5] Haile Yu, Philip H.W. Leong and Qiang Xu. An FPGA Chip Identification Generator Using Configurable Ring Oscillator Department of Computer Science and Engineering, The Chinese University of Hong Kong and School of Electrical and Information Engineering, University of Sydney 28

Huawei Technologies Co

Huawei Technologies Co Testbench Preliminary itator 1 TESTBENCH... 3 2 TESTBENCH... 3 2.1 Testbench... 3 2.2... 4 2.2.1 HDL... 4 2.2.2... 5 2.2.3 PLI... 5 2.3... 6 2.4... 6 2.4.1... 6 2.4.2... 7 3 TESTBENCH... 9 3.1 2-4... 9