384 : FPGA O-QPSK O-QPSK Fig.1 ProcessofO-QPSK modulationanddemodulation 3 O-QPSK FPGA d Iout d Q Indarrange clk d arrange 20 nsclr
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- 嫱 武
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1 42 3 Vol.42No Microelectronics Jun.2012 FPGA O-QPSK ( ) : Quartus IModelSim EP2C35 FPGA Verilog- HDL O-QPSK IP : ; ; :TN91 :A : (2012) DesignofO-QPSK Modem BasedonFPGA TAOBairuiMIAOFengjuanZHANGJinglinZHANG Lin (Colegeof Communicationsand Electronic EngineeringQiqihar UniversityQiqiharHeilongjiang161006P.R.China) Abstract: AnovelO-QPSK modem wasimplementedinep2c35fpga using Quartus Iand ModelSim.The designhastheadvantagesofpowereficiencysimplestructureshortdevelopmentcyclesmalchipsizeandeasy generationofipcores.simulationresultsdemonstratedtheefectivenessandfeasibilityofthedesign.theproposed techniqueisapplicablefordesigningwirelesssensornetworkandlowpowercommunicationics. Keywords: O-QPSK ;HDL;FPGA;Modem EEACC: 6120B 1 I Q (O-QPSK) BPSK( ) [1] I Q O-QPSK ASIC DSP O-QPSK O-QPSK : I FPGA O-QPSK Q 2 O-QPSK O-QPSK : IQ I O-QPSK 1 [23] : ; : : (F201008); (QC2011C092); (1251G G067); (2010k-Z022011k-Z01); (GYGG ) Q O-QPSK I Q I Q
2 384 : FPGA O-QPSK O-QPSK Fig.1 ProcessofO-QPSK modulationanddemodulation 3 O-QPSK FPGA d Iout d Q Indarrange clk d arrange 20 nsclr d arrange out d I 1101out d Q 1001 O-QPSK Verilog HDL O-QPSK 3.1 O-QPSK FPGA O-QPSK O-QPSK :I Q Quartus-I DDS Verilog-HDL 2 : [4] RTL 3 ROM Verilog- HDL 5 Mod- 4 Fig.4 Sequencesimulationofdatadistributionmodule elsim-altera6.4a DDS 6 5 DDS Fig.5 DDScarriergenerationmodule 5 6 aclr clock 0.4μs 2.5 MHz sin wave 0.4μs 2.5 MHz re clk d arrange clr d arrange sinwave In d arrange In d 0.4μs 2.5 MHz coswave re cos arrange ; out wave
3 3 : FPGA O-QPSK DDS 9 Fig.6 SequencesimulationofDDScariergenerationmodule In 0[9..0] 10 In 1[9..0] sel sel Out PS [9..0] In 1[9..0] ;sel Out PS[9..0] In 0[9..0] O-QPSK I Q O-QPSK ; Fig.9 Top-levelmoduleofadder Verilog-HDL 7 In 0[9..0]In 1[9..0]9aclr Clock sel In Adder1[9..0]In Adder2[9..0] Out PS[9..0] Out Adder[10..0] 10 10ns Modelsims 10 Fig.10 Sequencesimulationoftheadder O-QPSK O-QPSK 11 Clock aclr In Q In I modu out O-QPSK
4 386 : FPGA O-QPSK aclr 10ns 100 MHz In Pdct1[9:0] ;In Pdct2[10:0] O-QPSK FPGA O-QPSK FIR 15 [56] Clock Data in [word size in-1..0] aclr Data out [word size out-1..0] I Q I ; Q Verilog-HDL Fig.14 Sequencesimulationofmultipliermodule FIR I Q 8 13 Fig.13 Multipliermodule
5 3 : FPGA O-QPSK Data out[word size out-1..0] Data in [word sizein- 1..0] ns y ; 0 I Q 19 Verilog-HDL Fig.19 Sequencesimulationofthesystem 17 In1 In2 0 1selc 18 In- EP2C35F672 Al- data out terade2 Qauartus I Fig.17 Decisiondevicemodule put 0 Input1 Input2 aclr Input2 output Input selc output Input1 20 O-QPSK Fig.20 LogictiminganalysisofO-QPSKsystem 18 out oqpsk Fig.18 Sequencesimulationofdecisiondevice O-QPSK FPGA 3.3 O-QPSK FPGA 20 clr oqpsk In judge0 sin wave re sin wave cos wave re cos wave Phase select I I Phase selectq Q Data in 4 O-QPSK FPGA FPGA MHz x ( 392)
6 392 : UHFRFID 2012 [4] ROOSTAIE VNAJAFIVMOHAMMADISetal. 9 AlowpowerbasebandprocessorforadualmodeUHF Fig.9 Key-opentimesandread/writeoperationtest EPC Gen2RFIDtag [C]//Design & Technologyof IntegratedSystemsinNanoscaleEra(DTIS).Tozeur 5 ISO C (10): [6]. RFID [J] (4): ISO C UHF RFID TSMC0.18μm CMOS : [1] RICCIAGRISANTIMDE MUNARIIetal.Im- proved pervasive sensing with RFID:an ultra-low powerbasebandprocessorfor UHFtags [J].IEEE TransVLSISyst200917(12): [2] MAN AS WZHANG ESCHAN H Tetal.De- sign andimplementation ofalow-power baseband- systemforrfidtag[c]//ieeeintsympcircsyst. New OrleansLAUSA.2007: imum RFinputpower[J].IEEEJSolStaCirc (10): Tunisia.2008:1-5. [5]. [J] : (1986 )( ) SOC (1964 )( ) / / 櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁櫁 ( 387) [3] KARTHAUS U DFISCHER M.Fulyintegrated passiveuhfrfidtransponderic with16.7μw min- O-QPSK [4]. DSPBuilderOQPSK FPGA FPGA [J] (7): ; FPGA [5]. FPGA [J] (16): [6] RAPHAELI D.A reducedcomplexityequalizerfor : [1]. [M]. : 2001: [2]. FPGA OQPSK [J] (1): (9): OQPSK [J].IEEE TransCommun201058(1):46- [3]. DSPOQPSK [J]. 51. : (1972 )( )
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