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- 运 胥
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1 103 CMOS Seal-Ring 104 e-learning / CIC Introduction to Conversational French - Syllabus Summer
2 4 21 CMOS MorSensor MorFPGA DUO 2
3 MorSensor 3
4 103 ( CIC ) Full-custom 30 Full-custom 31 Analog Circuit 23 FPGA 30 Cell Based Design 63 ESL ESL Full-custom SPEC_SEL 175 C 135 C 160 C 120 C Image Sorting Engine cell-based design flow Coding Full-custom 2-bit 10 MHz FPGA CIC MorFPGA+ 4
5 IC IC
6 6
7 CEA(Alternative Energies and Atomic Energy Commission) CEA(Alternative Energies and Atomic Energy Commission) Prof. Ahmed Jerraya Dr. Thomas Olivier Dr. Erdengiz Ali
8 Advantest IC IC 8
9 9
10 CMOS Seal-Ring / CMOS IC Seal-Ring DRC Dummy Pattern Seal-Ring Full-Custom IC Seal-Ring Layout Sample Seal-Ring Chip Scribe Line P-Substrate Seal-Ring Seal-Ring Seal-Ring Seal-Ring Layout Sample Seal-Ring Seal-Ring IC Layout Sample Seal-Ring Seal-Ring Step1 Step2 Virtuoso or Laker Stream In Import Stream Seal-Ring Library Step3 Layout View Step2 Instance Top Cell Layout Step4 Step3 Flatten(one level) Seal-Ring Step5 Seal-Ring Instance Seal-Ring 10
11 0,0 Step6 DRC Stream Out GDSII Layout File Seal-Ring Layout Sample Seal-Ring Step1 RFMOS, RLC, GSG Pad DRC X*Y 750*550 um 2 Step2 Layout Editor Stream In Import Stream Seal-Ring Library Virtuoso Layout Editor-Stream In 11
12 Laker Layout Editor-Import Stream Step3 Layout View Virtuoso Instance Step2 The Layout View of Seal-Ring Step4~5 Seal-Ring Flatten Seal-Ring Side Cell Columns/Rows i.e. Single Cell Edge to Edge 12
13 Flatten of Layout View Flatten Layout View 13
14 Properties Side Cell Side Cell Pattern 14
15 Side Cell Pattern Single Cell Step6 15
16 Seal-Ring Seal-Ring Step7 Seal-Ring Instance Seal-Ring 0,0 16
17 Seal-Ring Step8. Whole Chip DRC Stream Out DRC Density Rules DRC OD/Poly/ Metal Dummy Pattern PDK Seal-Ring Layout Design Rules Time to Tape-Out 17
18 104 e-learning 103 EDA Cloud EDA Cloud EDA Cloud CIC : [email protected] EDA Cloud EDA Cloud EDA Cloud EDA EDA Cloud EDA (1) System Overview (2) Cell Based Design Flow on EDA Cloud (3) Full Custom Design Flow on EDA Cloud 18
19 /13 ADC DAC IC SoC Encounter IC 6/27 Gate-level SoC Encounter 90% 19
20 Design Compiler IC ( ) 6/27 Verilog Verilog Code CHIP Performance Cell-Based Front-end Mixed-signal Flow Synthesizable-Verilog IC IP Digital IC Soft-Macro Cell-Based Back-end Layout SoC Encounter IC Compiler CIC 511 5,000 3,000 10,000 50% 70% [email protected] 20
21 1 Verilog CIC Verilog 12 05/16 05/23 09:00~16:00 2 Design Compiler IC CIC Logic Synthesis 18 05/30 06/06 06/ 13 09:00~16: /13 06/27 09:00~16:00 4 SoC Encounter IC CIC SOC Compiler 12 06/27 07/04 09:00~16:00 5 Design Compiler IC CIC Logic Synthesis 18 06/27 07/04 07/ 11 09:00~16: /04 07/11 09:00~16:00 7 IC Compiler IC CIC IC Compiler 12 07/11 07/18 09:00~16:00 8 IC CIC Full Custom 18 07/18 07/25 08/01 09:00~16:00 9 Design and Application of PLL/DLL 12 07/25 08/01 09:00~16:00 10 Nyquist-rate ADCs design 12 09/05 09/12 09:00~16: /05 09/12 09:00~16:00 21
22 CIC 104 PDF CIC Step CIC CIC
23 T25HVG2-104B ( ) T25HVG2-104B-A0004 O 2.640*1.900 T25HVG2-104B-A0006 O P 1.491*1.500 T25HVG2-104B-I0001 O pn 1.274*1.249 T25HVG2-104B-E0001 O 1.212*0.790 T25HVG2-104B-E0002 O 0.992*1.497 T25HVG2-104B-E0003 O 1.500*1.000 T25HVG2-104B-E0005 O 1.375*0.900 T25HVG2-104B-E0006 O 1.500*1.000 T25HVG2-104B-E0007 O 1.087*0.721 T25HVG2-104B-E0008 O VCO AC to DC 1.336*0.911 T25HVG2-104B-E0009a O 1.500*0.896 T25HVG2-104B-E0010 O 0.674*
24 Wafer Mapping (IC ) 24
25 U18-104A U18-104A-A0002 O 0.765*0.765 U18-104A-A0003 O 2.4GHz 2.677*1.854 U18-104A-A0004 O 10GHz 1.028*1.290 U18-104A-A0007 O 0.612*0.662 U18-104A-A0008 O 1.147*0.858 U18-104A-A0009 O 60 GHz CMOS 0.390*0.500 U18-104A-A0011m O ESD 3D 1.510*1.400 U18-104A-A0013m O 2.455*1.449 U18-104A-A0014m O ASIC CMOS 1.433*1.433 U18-104A-A0015m O 0.521*0.481 U18-104A-A0016m O 0.523*0.555 U18-104A-A0018 O 1.806*1.133 U18-104A-A0019 O SAW 0.789*0.679 U18-104A-A0020m O 1.915*1.205 U18-104A-A0023 O 13.56MHz 0.574*0.356 U18-104A-A0024 O 2.000*2.000 U18-104A-A0025 O 0.919*1.228 U18-104A-E0001 O 寗 MHz 0.865*0.665 U18-104A-E0002 O R-2R *0.625 U18-104A-E0004 O 0.670*0.630 U18-104A-E0005 O 0.481*0.509 U18-104A-E0006 O 0.977*
26 U18-104A-E0007 O 0.684*0.353 U18-104A-E0009 O, O 0.707*0.707 U18-104A-E0010 O 15 GHz 1.425*1.190 U18-104A-E0012 O 0.450*0.450 U18-104A-E0013 O CMOS 0.919*1.333 U18-104A-E0015 O 0.415*0.219 U18-104A-E0016 O 1 MHz PWM DCM CCM 0.902*0.907 U18-104A-E0017 O 100MHZ 1.309*0.998 U18-104A-E0019 O, O 0.807*0.707 U18-104A-E0020 O Class-C 0.994*0.949 U18-104A-E0021 O K-band 1.195*1.205 U18-104A-E0022 O 1.002*0.968 U18-104A-E0023 O MDLL 0.998*0.998 U18-104A-E0024 O, O 0.914*0.614 U18-104A-E0025 O, O 0.708*0.708 U18-104A-E0026 O 0.997*1.098 U18-104A-I0001 O 1.118*0.893 U18-104A-I0002a O, O, O, O, O, O 3.163*3.088 U18-104A-I0004 O 2.4GHz 1.660*
27 Wafer Mapping (IC ) 27
28 SiGe18-104B SiGe18-104B-A0005 O MI- MO 0.578*0.828 SiGe18-104B-A0006 O 1.199*1.191 SiGe18-104B-A0007 SiGe18-104B-A0008 O O 30 GHz 20-Gsps SiGe / 0.725* *0.882 SiGe18-104B-N0001 O BiCMOS 1.819*2.315 SiGe18-104B-E0004 O 2.4GHz 1.194*1.185 SiGe18-104B-E0006 O, O 1.194*1.199 SiGe18-104B-E0008 O *0.645 SiGe18-104B-E0009 O *1.199 SiGe18-104B-E0010 O *1.060 SiGe18-104B-E0011 O Class-C 0.695*0.830 SiGe18-104B-E0012 O, O 1.154*0.816 SiGe18-104B-E0013 O, O 1.193*0.850 SiGe18-104B-E0014 O ( 2) 0.984*1.082 SiGe18-104B-E0015 O, O 1.196*0.854 SiGe18-104B-E0016 O ( 3) 0.990*1.165 SiGe18-104B-E0017 O 1.120*0.843 SiGe18-104B-E0018 O 0.852*
29 Wafer Mapping (IC ) 29
30 P15-104A ( )/ ( ) P15-104A-A0002 X/Ku-Band 1.000*1.000 P15-104A-A0003 ku-band 1.000*1.000 P15-104A-A0004, LC 1.500*1.000 P15-104A-A0005, 1.500*1.000 P15-104A-A0006, LC 1.500*1.000 P15-104A-A0007, 4-8 GHz *1.000 P15-104A-A ~5.2GHz 2.000*1.000 P15-104A-A0009 4~24GHz 2.000*1.000 P15-104A-A *2.000 P15-104A-A0014 W 2.000*1.000 Wafer Mapping (IC ) 30
混訊設計流程_04.PDF
CIC Referenced Flow for Mixed-signal IC Design Version 1.0 (Date) (Description) (Version) V. 1.0 2010/11/ Abstract CIC IC (Mixed-signal Design Flow) IC (Front End) (Back End) Function Timing Power DRC
专业主干课程与主要专业课程教学大纲（2009年、2011年）.doc
... 1... 4... 9... 12... 16... 20... 23... 26... 30... 33... 36 Electric Circuits 00440021 64 0 0 4 1 2 Y- 3 4 ZYT H 5 Analog Electronic Technique 00440041 54 14 0 3.5 1. 2. 1. 2. 3. RC 4. 5. 1. 20 2.
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/ http://www.cic.org.tw/login/login.jsp CIC Package Design with Allegro APD 104 IC 104 T50UHV Introduction to Conversational French - Syllabus Summer 2004 1 14 2 12 CMOS MorSensorMorFPGA DUO MorSensor
附件1：
2013 年 增 列 硕 士 专 业 学 位 授 权 点 申 请 表 硕 士 专 业 学 位 类 别 ( 工 程 领 域 ): 工 程 ( 集 成 电 路 工 程 ) 申 报 单 位 名 称 : 南 开 大 学 国 务 院 学 位 委 员 会 办 公 室 制 表 2013 年 12 月 18 日 填 一 申 请 增 列 硕 士 专 业 学 位 授 权 点 论 证 报 告 集 成 电 路 产 业 是
NANO COMMUNICATION 23 No.3 90 CMOS 94/188 GHz CMOS 94/188 GHz A 94/188 GHz Dual-Band VCO with Gm- Boosted Push-Push Pair in 90nm CMOS 90 CMOS 94
NANO COMMUNICATION 23 No.3 90 CMOS 94/188 GHz 23 90 CMOS 94/188 GHz A 94/188 GHz Dual-Band VCO with Gm- Boosted Push-Push Pair in 90nm CMOS 90 CMOS 94/188GHz LC class-b 0.70 0.75 mm 2 pad 1 V 19.6 ma (ƒ
12 Differential Low-Power 6x6 12 bit multiply 1
12 Differential Low-Power 6x6 12 bit multiply 1 2 07 1.1 07 1.2 07 1.2.1 (Sequential Structure Multiplier )07 1.2.2 (Array Structure Multiplier) 09 1.2.3 (Parallel Multiplier) 10 1.2.3.1 10 1.2.3.2 10
1 1
1 1 2 Idea Architecture Design IC Fabrication Wafer (hundreds of dies) Sawing & Packaging Block diagram Final chips Circuit & Layout Design Testing Layout Bad chips Good chips customers 3 2 4 IC Fabless
02 看 見 躍 動 的 創 新 力 量 04 矽 數 十 年 金 矽 創 意 十 年 有 成 16 築 夢 之 際 18 20 22 24 26 28 30 32 34 36 38 你 所 不 知 道 的 金 矽 獎 40 樂 在 其 中
02 看 見 躍 動 的 創 新 力 量 04 矽 數 十 年 金 矽 創 意 十 年 有 成 16 築 夢 之 際 18 20 22 24 26 28 30 32 34 36 38 你 所 不 知 道 的 金 矽 獎 40 樂 在 其 中 我 們 相 信, 科 技 創 新 是 影 響 台 灣 競 爭 力 的 主 軸, 而 培 育 國 內 高 科 技 人 才, 正 是 金 矽 獎 創 辦 的 理 念
(02)2809-4742 (02)2809-4742 27 28 (02)2809-4742 85 3 (02)3343-3300 156 12 (02
3475 http://mops.tse.com.tw http://www.ic-fortune.com (02)2809-4742 [email protected] (02)2809-4742 [email protected] 27 28 (02)2809-4742 85 3 (02)3343-3300 http://www.fhs.com.tw 156 12
untitled
01 1-1 Altera Installer 1-2 1-3 FBBCar 1-4 FPGA 1. 2. 3. 4. FBBCar Altera FPGA FBBCar Quartus II ModelSim-Altera 1-1 1-1 FBBCar 1 220 2 10k 2 1k 2 2k 2 470k 2 1 950nm 2 2 38kHz 2 2 3PIN 2 2 1 1 2 01 Altera
Microsoft Word - 講義封面
財 政 部 高 雄 國 稅 局 103 年 度 教 育 文 化 公 益 慈 善 機 關 會 或 團 體 結 算 申 報 講 習 會 中 華 民 國 104 年 4 月 各 位 學 員 大 家 好, 好 康 逗 相 報 ( 本 局 網 址 :www.ntbk.gov.tw) 1. 本 局 電 子 報 會 員 高 雄 國 稅 局 - 稅 務 E 達 人 及 財 政 部 高 雄 國 稅 局 LINE@ 熱
行動電話面板產業
TFT-LCD IC LCD TV Monitor TFT LCD IC 2005 Samsung IC - IC LCD TV LCD monitor LCD TV 2004~2007 69% LCD Monitor 2004~2007 18% IC 2004 ~2009 16.26% 2004 ~2009 10.39% ASP (Fine Pitch) IC Pin IC IC IC TCP COF
untitled
( ) 2005 2 27 1 70 :SSI(Small Scale Integration), 1 10,MSI (Medium Scale Integration),,, 80 LSI(Large Scale Integration),, 16,Motoral M68000(7 ),Intel 80286 (12.5 ),80386 (27.5 ) 90 : VLSI(Very Large Scale
A 2,720 25% 1.00 [ ] [ ] [ ] [ ] 10,880 25% [2009] [ ] [ ] 1 1 1
![A 2,720 25% 1.00 [ ] [ ] [ ] [ ] 10,880 25% [2009] [ ] [ ] 1 1 1](/thumbs/93/111478378.jpg "A 2,720 25% 1.00 [ ] [ ] [ ] [ ] 10,880 25% [2009] [ ] [ ] 1 1 1")
Nationz Technologies Inc. 3 301 302 4018 35 28 A02 A 2,720 25% 1.00 [ ] [ ] [ ] [ ] 10,880 25% [2009]1174 272 [ ] [ ] 1 1 1 1 1 2 8,160 2,720 10,880 25% [2009]1174 272 2009 2009 12 31 103,568,759.08 26
,,, PCB, AR M VxWorks DSP,,,,,,,,,,, (CIP) /,,.:,2005 ISBN TP36 CIP (2005) : ( 10 ) : : (010 ) : (010)
,,, PCB, AR M VxWorks DSP,,,,,,,,,,, (CIP) /,,.:,2005 ISBN 7-5635-1099-0...............TP36 CIP (2005)076733 : ( 10 ) :100876 : (010 )62282185 : (010)62283578 : [email protected] : : : 787 mm960 mm 1/
Embargoed until May 4, 2004 EXPRESS 40 NI HQ 3000 1000 5000 ~ 500 10% / 500 85% NI LabVIEW 7 Express Express EXPRESS : #1 GPS Navigation PC/WWW/Email CD+RW Mobile Phone PDA DVD+RW Satellite Car Alarm/Radio
enews162
102 210 GHz CMOS 103 e-learning ( ) 103 / http://www.cic.org.tw/cic_v13/login/login.jsp CIC Introduction to Conversational French - Syllabus Summer 2004 1 102 SoC ( CIC ) 102 4 30 Full-custom 32 Full-custom
審計準則公報制定之目的與架構
1 2 3 4 5 (67) $2,000,000 $1,200,000 $800,000 $800,000 12% $8,000 $500,000 10% $4,167 $600,000 8% $4,000 $3,200,000($2,000,000$1,200,00020/30$800,00015/30 $3,200,000) $800,000 $800,000 $800,00012%1/12$8,000
9 什 么 是 竞 争 与 冒 险 现 象? 怎 样 判 断? 如 何 消 除?( 汉 王 笔 试 ) 在 组 合 逻 辑 中, 由 于 门 的 输 入 信 号 通 路 中 经 过 了 不 同 的 延 时, 导 致 到 达 该 门 的 时 间 不 一 致 叫 竞 争 产 生 毛 刺 叫 冒 险 如
FPGA 工 程 师 面 试 试 题 一 1 同 步 电 路 和 异 步 电 路 的 区 别 是 什 么?( 仕 兰 微 电 子 ) 2 什 么 是 同 步 逻 辑 和 异 步 逻 辑?( 汉 王 笔 试 ) 同 步 逻 辑 是 时 钟 之 间 有 固 定 的 因 果 关 系 异 步 逻 辑 是 各 时 钟 之 间 没 有 固 定 的 因 果 关 系 3 什 么 是 " 线 与 " 逻 辑, 要 实
52C-14266-5
逻 辑 分 析 仪 基 础 知 识 入 门 手 册 www.tektronix.com.cn/logic_analyzers 15 入 门 手 册 目 录 引 言 3-4 起 源 3 数 字 示 波 器 3 逻 辑 分 析 仪 4 逻 辑 分 析 仪 操 作 5-13 连 接 被 测 系 统 5 探 头 5 设 置 逻 辑 分 析 仪 7 设 置 时 钟 模 式 7 设 置 触 发 7 采 集 状
邏輯分析儀的概念與原理-展示版
PC Base Standalone LA-100 Q&A - - - - - - - SCOPE - - LA - - ( Embedded ) ( Skew ) - Data In External CLK Internal CLK Display Buffer ASIC CPU Memory Trigger Level - - Clock BUS Timing State - ( Timing
audiogram3 Owners Manual
USB AUDIO INTERFACE ZH 2 AUDIOGRAM 3 ( ) * Yamaha USB Yamaha USB ( ) ( ) USB Yamaha (5)-10 1/2 AUDIOGRAM 3 3 MIC / INST (XLR ) (IEC60268 ): 1 2 (+) 3 (-) 2 1 3 Yamaha USB Yamaha Yamaha Steinberg Media
EMI LOOPS FILTERING EMI ferrite noise suppressors
(HighSpeedBoardDesign) (HIGHSPEEDBOARDDESIGN) 1 1 3 1.1 3 1.1.1 3 1.1.2 vs 4 1.1.3 5 1.1.4 8 1.2 9 1.2.1 9 1.2.2 vs 1 1.3 1 1.3.1 11 1.3.1.1 11 1.3.1.2 12 1.3.1.3 12 1.3.1.4 12 1.3.1.5 12 2. 2.1 14 2.1.1
元 [ 所 17-1-2-3] IA27 ( D ) 下 列 何 項 情 況, 其 夫 妻 所 得 可 免 合 併 申 報? (A) 當 年 度 結 婚 (B) 當 年 度 離 婚 (C) 妻 58 歲, 夫 62 歲 無 所 得 受 其 子 扶 養 (D) 以 上 皆 是 [ 所 17-1-1]
![元 [ 所 17-1-2-3] IA27 ( D ) 下 列 何 項 情 況, 其 夫 妻 所 得 可 免 合 併 申 報? (A) 當 年 度 結 婚 (B) 當 年 度 離 婚 (C) 妻 58 歲, 夫 62 歲 無 所 得 受 其 子 扶 養 (D) 以 上 皆 是 [ 所 17-1-1]](/thumbs/41/22533722.jpg "元 [ 所 17-1-2-3] IA27 ( D ) 下 列 何 項 情 況, 其 夫 妻 所 得 可 免 合 併 申 報? (A) 當 年 度 結 婚 (B) 當 年 度 離 婚 (C) 妻 58 歲, 夫 62 歲 無 所 得 受 其 子 扶 養 (D) 以 上 皆 是 [ 所 17-1-1]")
綜 合 所 得 稅 選 擇 題 題 庫 IA01 ( A ) 非 中 華 民 國 境 內 居 住 之 個 人, 取 有 中 華 民 國 境 內 銀 行 給 付 之 活 期 儲 蓄 存 款 利 息 所 得, 依 據 所 得 稅 法 規 定, 應 否 課 徵 綜 合 所 得 稅? (A) 應 就 源 扣 繳 (B) 全 年 在 27 萬 元 以 下 免 納 所 得 稅 (C) 應 該 辦 理 結 算 申
(Phase Locked Loops, PLL PLL (Chipset PLL GHz 6M Hz 96M USB2.0 USB2.1 6M Hz [1][2]
![(Phase Locked Loops, PLL PLL (Chipset PLL GHz 6M Hz 96M USB2.0 USB2.1 6M Hz [1][2]](/thumbs/51/28082324.jpg "(Phase Locked Loops, PLL PLL (Chipset PLL GHz 6M Hz 96M USB2.0 USB2.1 6M Hz [1][2]")
(91 _ (91 91 1 7 A08-91A E-mail : [email protected] / / (03456789-111 0912345678 (034567890 E-mail : [email protected] 1. 2. E-mail E-mail Research and design on phase locked loops for clock generator
5 6 6 7 7 8 8 9 9 9 9 10 10 10 10 11 11 11 11 11 12 13 13 14 15 17 17 17 18 18 19 19 19 20 20 21 21 22 22 22 23 / 24 24 24 XY 24 Z 25 XYZ 25 25 26 26
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一 發 言 人 代 理 發 言 人 姓 名 職 稱 聯 絡 電 話 及 電 子 郵 件 信 箱 : 發 言 人 : 姓 名 : 謝 清 江 職 稱 : 總 經 理 聯 絡 電 話 :886-3-5670766 傳 真 :886-3-5787610 電 子 郵 件 信 箱
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李 老 他 自 己 却 老 是 自 称 科 员, 老 说 我 李 科 员 怎 样 怎 样, 倒 好 像 这 是 一 个 值 得 他 夸 耀 的 什 么 官 衔 一 样 他 是 我 们 这 个 衙 门 里 资 格 最 老 的 科 员, 他 自 己 却 说 是 这 个 衙 门 里 最 没 有 出 息 的
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