時脈樹設計原則

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婞江
9 years ago
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1 時脈樹設計原則在高效能應用中, 例如通訊無線基礎設施伺服器廣播視訊以及測試和測量裝置, 當系統整合更多功能並需要提高效能水準時, 硬體設計就變得日益複雜, 這種趨勢進一步影響到為系統提供參考時序的電路板設計階段 (board-level) 時脈樹 (clock tree) 在進行時脈樹設計時, 一體適用的策略並不適用, 優化時脈樹以滿足效能和成本的要求取決於多種因素, 包括系統架構 IC 時序需求 ( 頻率訊號格式等 ) 和終端應用的抖動需求參考時序 - 何時使用石英晶體或時脈第一個設計原則是釐清硬體設計的參考時脈需求, 並選擇用於系統中處理器 FPGA ASIC PHY DSP 和其他元件的參考時脈類型如果 IC 已整合振盪器和鎖相迴路 () 用於內部時序, 那麼通常可以使用石英晶體 (crystal) 石英晶體具備成本效益, 因其優異的相位雜訊特性而被廣泛使用, 配置在接近 IC 的位置以簡化電路板佈局然而, 石英晶體的缺點之一是在不同溫度範圍內頻率有顯著變化, 超出許多 SerDes (serializer-deserializer) 應用中高精度 ppm 等級的穩定性需求在許多要求高穩定性的高速 SerDes 應用中, 更適合使用較石英晶體穩定的石英振盪器 (XO) 當需要多個參考頻率時, 通常使用時脈產生器 (clock generator) 和時脈緩衝器 (clock buffer) 在某些應用中,FPGA/ASIC 有多個時脈域用於資料通路控制平面和儲存控制器介面, 需要多個特定參考頻率如果 IC 不提供石英晶體輸入, 或者當 IC 需要與外部參考 (source-synchronous 應用 ) 同步時, 又或者當所需高頻參考值很難由石英晶體生成時, 時脈產生器和緩衝器也是優先選擇自由運行 vs. 同步時脈樹一旦確定硬體設計, 並且為部分元件選擇了石英晶體, 接下來的步驟就是為剩下的時脈選擇時序架構 : 自由運行 (free-running) 或同步對於需要一個或多個獨立參考時脈, 且沒有任何特殊鎖相迴路或同步需求的應用來說,XO 時脈產生器和時脈緩衝器是理想選擇處理器儲存控制器 SoC 和週邊元件 ( 例如 USB 和 PCI Express 轉換器 ) 通常使用 XO 時脈產生器和時脈緩衝器組合, 為自由運行和非同步的應用提供參考時序如果應 Silicon Laboratories, Inc. Rev 1.0 1

2 用需要一到兩個時序來源,XO 是最好的選擇 ; 而時脈產生器和緩衝器更適合同時需要多個獨立時脈的應用時脈產生器能夠合成多個不同頻率的時脈, 但與由時脈緩衝器加上 XO 組成的時脈樹相比, 犧牲部分抖動效能時脈緩衝器可以與 XO 參考聯合分配多個相同頻率的時脈, 並且為多輸出時脈樹實現最低抖動同步時脈用於需要連續通訊和網路級同步的應用, 例如光傳輸網路 (OTN ) SONET/SDH 行動回程網路同步乙太網和 HD SDI 視訊傳輸以上應用需要發射器和接收器在相同頻率操作同步所有的 SerDes 參考時脈到一個高精度網路參考時脈 ( 例如,Stratum 3 或 GPS), 保證所有節點同步在這些應用中, 基於低頻寬時脈提供漂移和抖動濾波 ( 抖動消除 ), 以確保網路級同步在網路線路卡應用中, 帶有壓控振盪器 (VCO) 的專用抖動衰減時脈或離散式是 SerDes 定時首選的時脈解決方案為了獲得最佳效能, 抖動衰減時脈應放置在時脈樹末端, 直接驅動 SerDes 元件, 時脈產生器和緩衝器可為其他系統提供參考 Free-Running Trees Dual XOs XO + Buffer 1-2 reference clocks Low jitter clock fanout Single frequency Crystal + Generator synthesis Multiple frequencies Synchronous Tree Reference Low BW Jitter Cleaning Jitter/Wander Attenuation Frequency Translation Buffer/ Translator Distribution Format/Level Translation Generator Frequency Translation 圖 1. 時脈樹示例時脈抖動時脈抖動是時序元件的一個關鍵指標, 因為過多的時脈抖動會影響系統效能有三種常見的時脈抖動類型, 並且在不同的應用中, 某種抖動類型可能比另外兩種更重要相鄰週期抖動 (cycle-to-cycle jitter) 是指任意兩個相鄰時脈週期之間, 時脈週期的最大差異, 通常測量 1000 個時脈週期以上 Silicon Laboratories, Inc. Rev 1.0 2

3 週期抖動 (period jitter) 是指在大量週期 ( 通常為個時脈週期 ) 中, 實際週期與理想週期的最大偏差相鄰週期抖動和週期抖動在計算數位系統的建立和保持定時餘裕時有一定作用, 而且是 CPU 和 SoC 元件常見的效能係數相位抖動 (phase jitter) 是高速 SerDes 應用的效能係數他是雜訊功率對訊號總功率的比值, 是透過對時脈訊號單邊帶相位雜訊所在的偏離載波訊號的頻帶範圍進行積分計算而得相位抖動在 FPGA 和高速 SerDes 定時應用中非常關鍵, 過度的相位抖動會增加高速串列介面的位元錯誤率在時脈樹設計和元件選擇期間, 基於最大抖動效能來評估元件非常重要一般的抖動規格並不能確保元件在所有情況下 ( 包括製程電壓溫度和頻率變化 ) 皆能符合效能最大抖動涵蓋了這些額外因素, 提供更全面的規格此外, 要特別注意確認時序元件資料手冊上的抖動測試條件時脈抖動效能在很多情況下都會變化, 包括元件配置工作頻率訊號格式輸入時脈轉換速率供電電源和電源雜訊要盡可能尋求完全符合指定抖動測試條件的元件, 才能確保在更廣的操作範圍內工作時脈和振盪器元件選擇標準一旦確定基本的時脈樹架構, 下一個步驟是選擇元件表 1 匯總了在自由運行和同步時脈樹設計中時脈和振盪器元件的選擇標準為了降低物料清單 (BOM) 成本和設計複雜度, 我們需要尋求簡化時脈樹設計的特性 Silicon Laboratories, Inc. Rev 1.0 3

4 Function XO VCXO Generator Buffer Jitter Cleaning Free-Run Operation Yes No Yes Yes Yes Synchronous Operation No Yes Yes Yes Yes Multiplication No Yes Yes No Yes ision No No Yes Yes Yes Jitter Cleaning No Yes No No Yes Design Complexity Low High Medium Low Medium Integration Low Low High High High Small form factor Small form factor Any-frequency, anyoutput clock synthesis Format/level translation Any-frequency clock synthesis Format translation Integrated input mux Integrated VCXO Features That Simplify Tree Design VDD level translation Glitchless switching between clocks at different frequencies Integrated loop filter division Hitless switching Synchronous output clock disable Holdover Integrated power supply filtering 表 1. 時脈元件選擇標準消除時脈樹抖動時脈樹設計完成之前, 要評估總體時脈樹抖動, 以保證有足夠的系統級設計餘裕相當重要的是, 總體時脈樹 RMS 抖動有效值遠低於資料手冊中多個元件規格的簡單相加時脈樹的抖動定義如下 : 其中, = 總體抖動有效值, = 單個元件抖動有效值注意 : 如果抖動分佈是高斯類型 (Gaussian) 和非相關的, 這個方程式可應用於計算總體週期抖動和相位抖動 ; 方程不適用於相鄰週期抖動, 那表示是抖動峰值, 而不是有效值元件抖動可透過資料手冊中的抖動規格進行估算, 或從相位雜訊資料中計算 Silicon Labs 提供簡便的工具, 把時脈相位雜訊轉換成抖動詳細資訊, 請瀏覽網站 : 請注意用最大抖動規格來生成總時脈樹抖動的保守估計值 Silicon Laboratories, Inc. Rev 1.0 4

5 簡化時脈樹設計除了基本的時脈生成和分配之外, 許多時脈還要具備特殊功能例如, 格式 / 電平轉換 ( 例如 3.3V LVPECL 到 2.5V LVDS) 不同頻率的時脈切換時脈分頻接腳選擇的輸出啟動控制和為降低電磁干擾 (EMI) 的 CMOS 驅動強度 ( 輸出阻抗 ) 控制如果採用離散式設計, 實現這些功能將為時脈樹設計增加大量成本和複雜性 Silicon Labs 推出的 Si5330x 通用緩衝器 / 轉換器系列產品, 整合格式 / 電平轉換時脈多工時脈分頻和其他關鍵的時脈樹功能上述元件可以用單個時脈緩衝器 IC 取代多個 LVPECL LVDS CML HCSL 和 LVCMOS 緩衝器除了簡化時脈樹設計 ( 見圖 2),Si5330x 晶片最大限度的降低 BOM 成本和設計複雜度, 簡化採購過程, 並提高系統效能 Traditional Distribution MHz Generator N x 3.3V LVPECL Logic Translation N x 2.5V LVDS ision Mux Buffer Format/Level Translation Si53302-Based Distribution VDD Format Select (LVPECL, LVDS, CML, HCSL, CMOS) MHz 5 x 3.3V LVPECL VDDO 5 x 2.5V LVDS VDDO Format Select (LVPECL, LVDS, CML, HCSL, CMOS) Integrated clock buffer, frequency flexible 2:1 mux, format/level translation 圖 2. Si5330x 時脈緩衝器 IC 簡化時脈樹設計 Silicon Labs 提供業界最廣泛的頻率靈活的時脈產品組合, 包括時脈產生器時脈緩衝器抖動消除時脈和 XO/VCXO 透過這一完整的產品組合,Silicon Labs 提供業界最高效能和整合度的時脈樹解決方案 # # # Silicon Labs 致力於投資研究與開發, 以幫助我們的客戶採用創新的低功耗小尺寸類比密集型混合訊號解決方案開發差異化的市場產品 Silicon Labs 廣泛的專利組合證明我們具有獨特的發展方式和世界一流工程團隊專利查詢 : Silicon Laboratories Inc. Builder DS Ember EZMac EZRadio EZRadioPRO EZLink ISOmodem Precision32 ProSLIC QuickSense Silicon Laboratories 和 Silicon Labs 標示是 Silicon Laboratories Inc. 的商標或注冊商標 ARM 和 Cortex-M3 是 ARM 控股公司的商標或注冊商標 ZigBee 是 ZigBee Alliance, Inc. 的注冊商標所有其他產品名稱可能各自屬於對應公司的商標 Silicon Laboratories, Inc. Rev 1.0 5

Si53xx Family Reference Manual (Chinese)

Si53xx Family Reference Manual (Chinese) 任意频率精准时钟 A NY-FREQUENCY PRECISION CLOCKS Si5316, Si5319, Si5322, Si5323, Si5324, Si5325, Si5326, Si5327, Si5365, Si5366, Si5367, Si5368, Si5369, Si5374, Si5375 系列参考手册 FAMILY REFERENCE MANUAL