目录 特性... 应用... 概述... 修订历史...3 功能框图...4 技术规格...5 模拟性能...5 数字输入 / 输出...7 电源...7 温度范围...7 PLL 和振荡器...7 调节器...8 数字时序规格...8 绝对最大额定值... 热阻... ESD 警告... 引脚配置

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1 SigmaDSP 28/56 位音频处理器, 内置 2 个 ADC 和 4 个 DAC 特性 28/56 位 50 MIPS 数字音频处理器 2 个 ADC:SNR 为 00 db,thd + N 为 83 db 4 个 DAC:SNR 为 04 db,thd + N 为 90 db 完全独立工作从串行 EEPROM 自引导辅助 ADC 配有 4 路输入多路复用器, 用于模拟控制 GPIO 用于数字控制和输出可利用 SigmaStudio 图形工具实现完全编程 28 位 28 位乘法器, 内置 56 位累加器, 可实现完全双精度处理时钟振荡器可从晶振产生主时钟 PLL 可从 64 f S 256 f S 384 f S 或 52 f S 时钟产生主时钟灵活的串行数据输入 / 输出端口支持 I2S 兼容型 左对齐 右对齐和 TDM 模式支持高达 92 khz 的采样速率片内集成电压调节器, 兼容 3.3 V 系统 48 引脚塑封 LQFP 封装应用多媒体扬声器系统 MP3 播放器扬声器埠汽车音响主机迷你型立体声系统数字电视演播室监听系统扬声器分频器乐器音效处理器座椅音响系统 ( 飞机 / 长途汽车 ) 概述 是一款完整的单芯片音频系统, 内置 28/56 位音频 DSP ADC DAC 及便于微控制器控制的控制接口 信号处理技术包括均衡 分频 低音增强 多频段动态处理 延迟补偿 扬声器补偿和立体声声像加宽, 可用来弥补扬声器 功放和听音环境的实际限制, 从而明显改善音质体验 这种信号处理技术堪比高端演播室设备所用的技术 大部分处理采用完全 56 位双精度模式完成, 因而低电平信号性能极佳 是一款完全可编程的 DSP 借助方便易用的 SigmaStudio 软件, 用户可以利用双二阶滤波器 动态处理器 电平控制和 GPIO 接口控制等模块, 以图形方式配置自定义信号处理流程 程序可以在上电时通过其自引导机制从串行 EEPROM 加载, 或者从外部微控制器加载 关断时, 可以将参数的当前状态从 写回 EEPROM, 以便下次运行程序时重新调用 两个 Σ-Δ 型 ADC 和四个 Σ-Δ 型 DAC 提供 98.5 db 的模拟输入至模拟输出动态范围 各 ADC 的 THD + N 为 83 db, 各 DAC 的 THD + N 为 90 db 利用数字输入和输出端口, 可以与其它 ADC 和 DAC 实现无缝连接 通过 I 2 C 总线或四线式 SPI 端口进行通信 Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 906, Norwood, MA , U.S.A. Tel: Fax: Analog Devices, Inc. All rights reserved. ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

2 目录 特性... 应用... 概述... 修订历史...3 功能框图...4 技术规格...5 模拟性能...5 数字输入 / 输出...7 电源...7 温度范围...7 PLL 和振荡器...7 调节器...8 数字时序规格...8 绝对最大额定值... 热阻... ESD 警告... 引脚配置和功能描述...2 典型工作特性...5 系统框图...6 工作原理...7 初始化...8 上电时序...8 控制寄存器设置...8 程序 / 参数加载推荐程序...8 降低功耗模式...8 使用振荡器...9 设置主时钟 /PLL 模式...9 电压调节器...20 音频 ADC...2 音频 DAC...22 控制端口...23 I 2 C 端口...24 SPI 端口...27 自引导...28 信号处理...30 数字格式...30 编程...30 RAM 和寄存器...3 地址映射...3 参数 RAM...3 数据 RAM...3 读取 / 写入数据格式...3 控制寄存器映射...33 控制寄存器详解 至 2055(0x0800 至 0x0807) 接口寄存器 (0x808) GPIO 引脚设置寄存器 至 2060(0x809 至 0x80C) 辅助 ADC 数据寄存器 至 2068(0x080 至 0x84) 安全加载数据寄存器 至 2073(0x085 至 0x89) 安全加载地址寄存器 至 2075(0x08A 至 0x08B) 数据采集寄存器 (0x08C) DSP 内核控制寄存器 (0x08E) 串行输出控制寄存器 (0x08F) 串行输入控制寄存器 至 208(0x0820 至 0x082) 多用途引脚配置寄存器 (0x0822) 辅助 ADC 和电源控制 (0x0824) 辅助 ADC 使能 (0x0826) 振荡器关断 (0x0827) DAC 设置...44 多用途引脚...45 辅助 ADC...45 通用输入 / 输出引脚...45 串行数据输入 / 输出端口...45 布局布线建议...48 器件放置...48 接地...48 典型应用原理图...49 自引导模式...49 I 2 C 控制...50 SPI 控制...5 外形尺寸...52 订购指南...52 Rev. B Page 2 of 52

3 修订历史 20 年 月 修订版 A 至修订版 B 更改图...4 更改图 7 和表...2 更改图 20 和图 更改图 年 4 月 修订版 0 至修订版 A 更改图...4 更改表...2 更换图 8 至图...5 重命名 工作原理 部分...7 更改 初始化 部分...8 更改 设置主时钟 /PLL 模式 部分...9 更换图 22 至图 更改 EEPROM 格式 部分...28 删除表 2; 重新排序...29 插入图 28; 重新排序...29 更改图 更改图 更改图 年 7 月 修订版 0: 初始版 Rev. B Page 3 of 52

4 功能框图 DIGITAL VDD 3.3V DIGITAL GROUND ANALOG ANALOG VDD GROUND PLL PLL LOOP MODE FILTER CRYSTAL V REGULATOR PLL CLOCK OSCILLATOR 2 FILTD/CM 2-CHANNEL ANALOG INPUT FILTA/ ADC_RES 2 STEREO ADC 28-/56-BIT, 50MIPS AUDIO PROCESSOR CORE 40ms DELAY MEMORY DAC DAC 4-CHANNEL ANALOG OUTPUT RESET/ MODE SELECT CONTROL INTERFACE AND SELFBOOT 8-CH DIGITAL INPUT 8-BIT AUX ADC GPIO 8-CH DIGITAL OUTPUT INPUT/OUTPUT MATRIX RESET SELFBOOT I 2 C/SPI AND WRITEBACK DIGITAL IN OR GPIO AUX ADC OR GPIO DIGITAL OUT OR GPIO 图 Rev. B Page 4 of 52

5 技术规格除非另有说明,AVDD = 3.3 V DVDD =.8 V PVDD = 3.3 V IOVDD = 3.3 V 主时钟输入 = MHz 模拟性能 25 C( 环境 ) 温度下保证达到额定性能 表 参数最小值典型值最大值单位测试条件 / 注释 ADC 输入通道数分辨率满量程输入 信噪比 A 加权动态范围 A 加权总谐波失真加噪声通道间增益不匹配串扰直流偏置增益误差 DAC 输出通道数分辨率满量程模拟输出信噪比 A 加权动态范围 A 加权总谐波失真加噪声串扰通道间增益不匹配 增益误差直流偏置基准电压源绝对电压 (CM) 辅助 ADC 满量程模拟输入 INL DNL 失调输入阻抗 2 24 位 00 (283) µa rms (µa p-p) 00 db db 83 db mdb 82 db V + % 4 24 位 0.9 (2.5) V rms (V p-p) 04 db db 90 db 00 db mdb 0 +0 % V V V 0.5 LSB.0 LSB 5 mv kω 立体声输入 具有 20 kω(8 kω 外部 + 2 kω 内部 ) 串联电阻的 2 V rms 输入 相对于满量程模拟输入为 60 db 相对于满量程模拟输入为 3 db 模拟通道间串扰 2 个立体声输出通道 相对于满量程模拟输出为 60 db 相对于满量程模拟输出为 db 模拟通道间串扰 Rev. B Page 5 of 52

6 30 C( 环境 ) 温度下保证达到额定性能 表 2 参数 最小值典型值 最大值 单位 测试条件 / 注释 ADC 输入 通道数分辨率满量程输入 (283) 位 µa rms (µa p-p) 立体声输入 信噪比 A 加权动态范围 A 加权总谐波失真加噪声 00 db db 83 db 具有 20 kω(8 kω 外部 + 2 kω 内部 ) 串联电阻的 2 V rms 输入 相对于满量程模拟输入为 60 db 相对于满量程模拟输入为 3 db 通道间增益不匹配串扰直流偏置增益误差 DAC 输出通道数分辨率满量程模拟输出信噪比 A 加权动态范围 A 加权总谐波失真加噪声 串扰通道间增益不匹配增益误差直流偏置基准电压源绝对电压 (CM) 辅助 ADC 满量程模拟输入 INL DNL 失调输入阻抗 mdb 82 db V + % 4 24 位 0.9 (2.5) V rms (V p-p) 04 db db 90 db 00 db mdb 0 +0 % V V V 0.5 LSB.0 LSB 5 mv kω 模拟通道间串扰 2 个立体声输出通道相对于满量程模拟输出为 60 db 相对于满量程模拟输出为 db 模拟通道间串扰 Rev. B Page 6 of 52

7 数字输入 / 输出 表 3 参数最小值典型值最大值单位备注 输入高电压 (V IH ) 输入低电压 (V IL ) 输入高漏电流 (I IH ) 输入低漏电流 (I IL ) 双向引脚上拉低电流 MCLKI 输入高漏电流 (I IH ) MCLKI 输入低漏电流 (I IL ) 高电平输出电压 (V OH,I OH = 2 ma) 低电平输出电压 (V OL,I OL = 2 ma) 输入电容 GPIO 输出驱动 2.0 IOVDD V 0.8 V µa µa 50 µa 3 µa 3 µa 2.0 V 0.8 V 5 pf 2 ma 最大值规格测量条件为 : 温度范围 40 C 至 +30 C( 壳温 ) DVDD 范围.62 V 至.98 V AVDD 范围 2.97 V 至 3.63 V 不包括 MCLKI 不包括 MCLKI 和双向引脚 电源 表 4 参数 最小值 典型值 最大值 单位 电源电压 模拟电压 3.3 V 数字电压.8 V PLL 电压 3.3 V IOVDD 电压 3.3 V 电源电流模拟电流 (AVDD 和 PVDD) 数字电流 (DVDD) 模拟电流 ( 复位 ) 数字电流 ( 复位 ) 功耗工作 (AVDD DVDD PVDD) 2 复位, 所有电源电源抑制比 (PSRR) AVDD 上 khz 200 mv p-p 信号 最大值规格测量条件为 : 温度范围 40 C 至 +30 C( 壳温 ) DVDD 范围.62 V 至.98 V AVDD 范围 2.97 V 至 3.63 V 2 功耗不包括 IOVDD 功耗, 因为从该电源吸取的电流取决于数字输出引脚的负载 ma ma ma ma mw 8 mw 50 db 温度范围 表 5 参数 最小值 典型值 最大值 单位 保证功能 C( 环境 ) PLL 和振荡器 表 6. PLL 和振荡器 参数 最小值 典型值 最大值 单位 PLL 工作范围 PLL 锁定时间晶振跨导 (g m ) MCLK_Nom 20% MCLK_Nom + 20% MHz 20 ms 78 mmho 最大值规格测量条件为 : 温度范围 40 C 至 +30 C( 壳温 ) DVDD 范围.62 V 至.98 V AVDD 范围 2.97 V 至 3.63 V Rev. B Page 7 of 52

8 调节器 表 7. 调节器 参数 最小值 典型值 最大值 单位 DVDD 电压 V 调节器规格利用电路中的 Zetex Semiconductors FZT953 晶体管计算 数字时序规格 表 8. 数字时序 限值 参数 tmin tmax 单位 描述 主时钟 tmp ns MCLKI 周期,52 f S 模式 tmp ns MCLKI 周期,384 f S 模式 tmp ns MCLKI 周期,256 f S 模式 tmp ns MCLKI 周期,64 f S 模式 串行端口 tbil 40 ns tbih 40 ns tlis 0 ns tlih 0 ns tsis 0 ns tsih 0 ns tlos 0 ns tloh 0 ns tts 5 ns tsods 40 ns tsodm 40 ns SPI 端口 fcclk 6.25 MHz tccpl 80 ns tccph 80 ns tcls 0 ns tclh 00 ns tclph 80 ns tcds 0 ns tcdh 80 ns tcod 0 ns I 2 C 端口 fscl 400 khz tsclh 0.6 µs tscll.3 µs tscs 0.6 µs tsch 0.6 µs tds 00 ns tscr 300 ns tscf 300 ns tsdr 300 ns tsdf 300 ns tbft 0.6 INPUT_BCLK 低电平脉冲宽度 INPUT_BCLK 高电平脉冲宽度 INPUT_LRCLK 建立时间 ; 至 INPUT_BCLK 上升 INPUT_LRCLK 保持时间 ; 自 INPUT_BCLK 上升起 SDATA_INx 建立时间 ; 至 INPUT_BCLK 上升 SDATA_INx 保持时间 ; 自 INPUT_BCLK 上升起从机模式下 OUTPUT_LRCLK 建立时间从机模式下 OUTPUT_LRCLK 保持时间 OUTPUT_BCLK 下降至 OUTPUT_LRCLK 时序偏斜从机模式下 SDATA_OUTx 延迟时间 ; 自 OUTPUT_BCLK 下降起主机模式下 SDATA_OUTx 延迟时间 ; 自 OUTPUT_BCLK 下降起 CCLK 频率 CCLK 低电平脉冲宽度 CCLK 高电平脉冲宽度 CLATCH 建立时间 ; 至 CCLK 上升 CLATCH 保持时间 ; 自 CCLK 上升起 CLATCH 高电平脉冲宽度 CDATA 建立时间 ; 至 CCLK 上升 CDATA 保持时间 ; 自 CCLK 上升起 COUT 延迟时间 ; 自 CCLK 下降起 SCL 频率 SCL 高电平 SCL 低电平建立时间 ; 与重复起始条件相关保持时间 ; 此周期结束后, 产生首次时钟数据建立时间 SCL 上升时间 SCL 下降时间 SDA 上升时间 SDA 下降时间总线空闲时间 ; 停止与起始之间的时间 Rev. B Page 8 of 52

9 参数 tmin tmax 单位描述 多用途引脚和复位 限值 tgrt 50 ns tgft 50 ns tgil.5 /fs µs trlpw 20 ns 所有时序规格均相对于串行输入端口和串行输出端口的默认状态 (I 2 S) 而言 ( 参见表 66) GPIO 上升时间 GPIO 下降时间 GPIO 输入延迟 ; 到内核读取高 / 低值的时间 RESET 低电平脉冲宽度 数字时序图 t BIH t LIH INPUT_BCLK t BIL t LIS INPUT_LRCLK SDATA_INx LEFT-JUSTIFIED MODE t SIS MSB t SIH MSB SDATA_INx I 2 S MODE t SIS MSB t SIH SDATA_INx RIGHT-JUSTIFIED MODE 8-BIT CLOCKS (24-BIT DATA) 2-BIT CLOCKS (20-BIT DATA) 4-BIT CLOCKS (8-BIT DATA) t SIS MSB t SIH t SIS LSB t SIH 6-BIT CLOCKS (6-BIT DATA) 图 2. 串行输入端口时序 CLATCH t CLS t CCPH t CCPL t CLH t CLPH CCLK CDATA t CDH t CDS COUT 图 3. SPI 端口时序 t COD Rev. B Page 9 of 52

10 t SCH t DS t SCH SDA t SCR t SCLH SCL t SCLL t SCF t SCS t BFT 图 4. I 2 C 端口时序 t BIH t LCH t TS OUTPUT_BCLK t BIL t LOS OUTPUT_LRCLK SDATA_OUTx LEFT-JUSTIFIED MODE t SODS t SODM MSB MSB SDATA_OUTx I 2 S MODE t SODS t SODM MSB SDATA_OUTx RIGHT-JUSTIFIED MODE t SODS t SODM MSB LSB 8-BIT CLOCKS (24-BIT DATA) 2-BIT CLOCKS (20-BIT DATA) 4-BIT CLOCKS (8-BIT DATA) 6-BIT CLOCKS (6-BIT DATA) 图 5. 串行输出端口时序 t MP MCLKI RESET t RLPW 图 6. 主时钟和 RESET 时序 Rev. B Page 0 of 52

11 绝对最大额定值 表 9 参数 DVDD 至 GND AVDD 至 GND IOVDD 至 GND 数字输入最高结温存储温度范围焊接 (0 秒 ) 额定值 0 V 至 2.2 V 0 V 至 4.0 V 0 V 至 4.0 V DGND 0.3 V,IOVDD V 35 C 65 C 至 +50 C 300 C 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下, 器件能够正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 表 0. 热阻 封装类型 θja θjc 单位 48 引脚 LQFP C/W ESD 警告 热阻 θ JA 针对最差条件, 即器件焊接在电路板上以实现表贴封装 ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 Rev. B Page of 52

12 引脚配置和功能描述 AGND ADC0 ADC_RES ADC RESET SELFBOOT ADDR0 MP4 MP5 MP MP0 DGND AVDD 35 PLL_LF 34 PVDD 33 PGND 32 MCLKI 3 OSCO 30 RSVD 29 MP2 28 MP3 27 MP8 26 MP9 25 DGND DVDD MP7 MP6 MP0 VDRIVE IOVDD MP ADDR/CDATA/WB CLATCH/WP SDA/COUT SCL/CCLK DVDD AVDD FILTA VOUT0 VOUT VOUT2 VOUT3 AGND FILTD CM PLL_MODE PLL_MODE0 AGND PIN INDICATOR TOP VIEW (Not to Scale) 图 引脚 LQFP 的引脚配置 表. 引脚功能描述 引脚编号 引脚名称 类型 描述, 37, 42 AGND PWR 模拟接地引脚 AGND DGND 和 PGND 引脚可以在一个公共接地层上直接相连 AGND 应通过一个 00 nf 电容去耦至 AVDD 引脚 2 ADC0 A_IN 3 ADC_RES A_IN 4 ADC A_IN 5 RESET D_IN 6 SELFBOOT D_IN 7 ADDR0 D_IN 8 MP4 D_IO 9 MP5 D_IO 0 MP D_IO MP0 D_IO 2, 25 DGND PWR 模拟音频输入 0 满量程 00 μa rms 输入 电流输入使得输入电压电平可通过外部电阻进行比例缩放 8 kω 电阻提供 2 V rms 满量程输入 ADC 基准电流 ADC 的满量程电流可以通过一个在此引脚与地之间连接的外部 8 kω 电阻进行设置 详情参见 音频 ADC 部分 模拟音频输入 满量程 00 μa rms 输入 电流输入使得输入电压电平可通过外部电阻进行比例缩放 8 kω 电阻提供 2 V rms 满量程输入 详情参见 音频 ADC 部分 低电平有效复位输入 在高低转换沿上触发复位, 在低高转换沿上退出复位 有关初始化的更多信息, 参见 上电时序 部分 启用 / 禁用自引导 SELFBOOT 选择控制端口 ( 低电平 ) 或自引导 ( 高电平 ) 当 退出复位时, 将此引脚设置为高电平会启动自引导操作 此引脚可以直接连到控制电压, 或者通过电阻上拉 / 下拉 详情参见 自引导 部分 I 2 C 和 SPI 地址 0 此引脚与 ADDR 一起使用, 允许同一 I 2 C 总线上最多使用四个, 或者两个 IC 使用一个公共 SPI CLATCH 信号 详情参见 I 2 C 端口 部分 多用途 GPIO 或串行输入端口 LRCLK (INPUT_LRCLK) 详情参见 多用途引脚 部分 多用途 GPIO 或串行输入端口 BCLK (INPUT_BCLK) 详情参见 多用途引脚 部分 多用途 GPIO 或串行输入端口数据 (SDATA_IN0) 详情参见 多用途引脚 部分 多用途 GPIO 或串行输入端口数据 0 (SDATA_IN) 详情参见 多用途引脚 部分 数字接地引脚 AGND DGND 和 PGND 引脚可以在一个公共接地层上直接相连 DGND 应通过一个 00 nf 电容去耦至 DVDD 引脚 Rev. B Page 2 of 52

13 引脚编号引脚名称类型描述 3, 24 DVDD PWR.8 V 数字电源 既可以由外部提供, 也可以利用片内.8 V 调节器从 3.3 V 电源产生 DVDD 应通过一个 00 nf 电容去耦至 DGND 4 MP7 D_IO 多用途 GPIO 或串行输出端口数据 (SDATA_OUT) 详情参见 多用途引脚 部分 5 MP6 D_IO 多用途 GPIO 串行输出端口数据 0 或 TDM 数据输出 (SDATA_OUT0) 详情参见 多用途 引脚 部分 6 MP0 D_IO 多用途 GPIO 或串行输出端口 LRCLK (OUTPUT_LRCLK) 详情参见 多用途引脚 部分 7 VDRIVE A_OUT.8 V 调节器的驱动电压 电压调节器外部 PNP 晶体管的基极由 VDRIVE 驱动 详情参见 电压调节器 部分 8 IOVDD PWR 输入和输出引脚的电源 此引脚的电压设置数字输入引脚上应当看到的最高输入电压 此引脚还是控制端口和 MP 引脚的数字输出信号的电源 IOVDD 应始终设置为 3.3 V 此引脚吸取的电流是可变的, 因为它取决于数字输出的负载 9 MP D_IO 多用途 GPIO 或串行输出端口 BCLK (OUTPUT_BCLK) 详情参见 多用途引脚 部分 20 ADDR/CDATA/WB D_IN ADDR:I 2 C 地址 此引脚与 ADDR0 一起设置 IC 的 I2C 地址, 以便能在同一 I 2 C 总线上使用四个 详情参见 I 2 C 端口 部分 CDATA:SPI 数据输入 详情参见 SPI 端口 部分 WB:EEPROM 回写触发器 此引脚的上升 ( 默认 ) 或下降 ( 如果 EEPROM 消息如此设置 ) 沿触发从接口寄存器到外部 EEPROM 的回写操作 此功能可用来在关断时保存参数数据 详情参见 自引导 部分 2 CLATCH/WP D_IO CLATCH:SPI 锁存信号 在 SPI 处理开始时必须变为低电平, 在处理结束时必须变为高电平 完成每次 SPI 处理所需的 CCLK 引脚周期数可能不同, 取决于 SPI 处理开始时发送的地址和读 / 写位 详情参见 SPI 端口 部分 WP: 自引导 EEPROM 写保护 在自引导模式下, 此引脚为开集输出 将此引脚拉低以使能对外部 EEPROM 的写操作 应将此引脚拉高至 3.3 V 详情参见 自引导 部分 22 SDA/COUT D_IO SDA:I 2 C 数据 此引脚为双向开集 连接到此引脚的线路应有 2.2 kω 上拉电阻 详情参见 I 2 C 端口 部分 COUT: 此 SPI 数据输出用于回读寄存器和存储器位置 当 SPI 读取非活动时, 它处于三态 详情参见 SPI 端口 部分 23 SCL/CCLK D_IO SCL:I 2 C 时钟 在 I 2 C 控制模式下, 此引脚始终为开集输入 在自引导模式下, 此引脚为开集输出 (I 2 C 主机 ) 连接到此引脚的线路应有 2.2 kω 上拉电阻 详情参见 I 2 C 端口 部分 CCLK:SPI 时钟 此引脚既可以连续工作, 也可以在 SPI 处理间隙关断 详情参见 SPI 端口 部分 26 MP9 D_IO/A_IO 多用途 GPIO 串行输出端口数据 3(SDATA_OUT3) 或辅助 ADC 输入 0 详情参见 多用途引脚 部分 27 MP8 D_IO/A_IO 多用途 GPIO 串行输出端口数据 2(SDATA_OUT2) 或辅助 ADC 输入 3 详情参见 多用途引脚 部分 28 MP3 D_IO/A_IO 多用途 GPIO 串行输入端口数据 3(SDATA_IN3) 或辅助 ADC 输入 2 详情参见 多用途引脚 部分 29 MP2 D_IO/A_IO 多用途 GPIO 串行输入端口数据 2(SDATA_IN2) 或辅助 ADC 输入 详情参见 多用途引脚 部分 30 RSVD X 保留 直接接地或通过下拉电阻接地 3 OSCO D_OUT 晶振电路输出 此引脚与晶振之间应连接一个 00 Ω 阻尼电阻 此输出不应用来将一个时钟直接驱动至另一个 IC 如果不使用晶振, 此引脚应断开 详情参见 使用振荡器 部分 32 MCLKI D_IN 主时钟输入 MCLKI 既可以连接到 3.3 V 时钟信号, 也可以是来自晶振电路的输入 详情参见 设置主时钟 /PLL 模式 部分 33 PGND PWR PLL 接地引脚 AGND DGND 和 PGND 引脚可以在一个公共接地层上直接相连 PGND 应通过一个 00 nf 电容去耦至 PVDD Rev. B Page 3 of 52

14 引脚编号引脚名称类型描述 34 PVDD PWR PLL 和辅助 ADC 模拟部分的 3.3 V 电源 此引脚应通过一个 00 nf 电容去耦至 PGND 35 PLL_LF A_OUT PLL 环路滤波器连接 需要将两个电容和一个电阻连接到此引脚, 如图 5 所示 详情 参见 设置主时钟 /PLL 模式 部分 36, 48 AVDD PWR 3.3 V 模拟电源 此引脚应通过一个 00 nf 电容去耦至 AGND 38, 39 PLL_MODE0, D_IN PLL 模式设置 PLL_MODE0 和 PLL_MODE 设置主时钟 PLL 的输出频率 详情参见 PLL_MODE 设置主时钟 /PLL 模式 部分 40 CM A_OUT.5 V 共模基准电压 此引脚与地之间应连接一个 47 μf 去耦电容, 以降低 ADC 与 DAC 之 间的串扰 电容的材料不重要 此引脚可用于偏置外部模拟电路, 前提是这些电路不 从该引脚吸取电流 ( 例如, 当 CM 连接到运算放大器的同相输入端时 ) 4 FILTD A_OUT DAC 滤波器去耦引脚 此引脚与地之间应连接一个 0 μf 电容 电容材料不重要 此引 脚的电压为.5 V 43 to 46 VOUT3 A_OUT VOUT DAC 输出 满量程输出电压为 0.9 V rms 此输出可以配合有源或无源输出重构滤 波器使用 详情参见 音频 DAC 部分 44 VOUT2 A_OUT VOUT2 DAC 输出 满量程输出电压为 0.9 V rms 此输出可以配合有源或无源输出重构 滤波器使用 详情参见 音频 DAC 部分 45 VOUT A_OUT VOUT DAC 输出 满量程输出电压为 0.9 V rms 此输出可以配合有源或无源输出重构 滤波器使用 详情参见 音频 DAC 部分 46 VOUT0 A_OUT VOUT0 DAC 输出 满量程输出电压为 0.9 V rms 此输出可以配合有源或无源输出重构 滤波器使用 详情参见 音频 DAC 部分 47 FILTA A_OUT ADC 滤波器去耦引脚 此引脚与地之间应连接一个 0 μf 电容 电容材料不重要 此引 脚的电压为.5 V PWR = 电源 / 地,A_IN = 模拟输入,D_IN = 数字输入,A_OUT = 模拟输出,D_IO = 数字输入 / 输出,D_IO/A_IO = 数字输入 / 输出或模拟输入 / 输出 Rev. B Page 4 of 52

15 典型工作特性 f S = 48kHz 0.08 f S = 48kHz GAIN (db) GAIN (db) FREQUENCY (khz) FREQUENCY (khz) 图 8. ADC 通带滤波器响应 图 0. DAC 通带滤波器响应 f S = 48kHz 0 f S = 48kHz GAIN (db) GAIN (db) FREQUENCY (khz) 图 9. ADC 阻带滤波器响应 FREQUENCY (khz) 图. DAC 阻带滤波器响应 Rev. B Page 5 of 52

16 系统框图 00nF 3.3V 00nF 00nF 00nF 3.3V TO.8V REGULATOR CIRCUIT 0µF + 0µF + IOVDD PVDD AVDD DVDD VDRIVE AUDIO ADC INPUT SIGNALS 8kΩ 8kΩ 8kΩ ADC0 ADC ADC_RES VOUT0 VOUT DAC OUTPUT FILTERS (ACTIVE OR PASSIVE) VOUT2 + 0µF 00nF FILTA VOUT3 MULTIPURPOSE PIN INTERFACES MP0 MP FILTD 0µF + 00nF ADCs DACs MP2 MP3 MP4 MP5 CM + 0µF 00nF MP6 MP7 MP8 MP9 MP0 MP ADDR0 ADDR/CDATA/WB 3.3V 475Ω CLATCH/WP SDA/COUT EEPROM, MICROCONTROLLER, AND/OR SELFBOOT LOGIC 3.3nF 56nF PLL_LF SCL/CCLK PLL SETTINGS PLL_MODE0 PLL_MODE SELFBOOT MCLKI RESET RESET LOGIC 22pF 3MHz TO 25MHz 22pF 00Ω OSCO AGND DGND PGND RSVD 图 2. 系统框图 Rev. B Page 6 of 52

17 工作原理 的内核是一款针对音频处理而优化的 28 位 DSP ( 双精度处理为 56 位 ) 程序和参数 RAM 可以利用定制音频处理信号流加载, 使用 ADI 公司的 SigmaStudio 图形编程软件可以构建信号流 参数 RAM 中存储的值控制各信号处理模块, 如均衡滤波器 动态处理器 音频延迟和混频器电平等 安全加载特性支持透明地进行参数更新, 并能防止输出信号出现咔嚓声 程序 RAM 参数 RAM 和寄存器内容可以保存于外部 EEPROM 中, 在启动时可以从外部 EEPROM 自引导 在这种独立模式下, 参数可以通过片上多用途引脚控制 可以接受开关 电位计 旋转编码器和 IR 接收器的控制 关断时, 音量和音调设置等参数可以保存到 EEPROM, 然后在上电时再次加载 可以在数字 模拟或混合输入输出下工作 立体声 ADC 和四个 DAC 各具有至少 +00 db 的 SNR 和至少 83 db 的 THD + N 灵活的 8 通道串行数据输入 / 输出端口可以与各种 ADC DAC 通用 DSP S/PDIF 接收器和发送器 采样速率转换器实现无缝互连 的串行端口可以配置为 I 2 S 左对齐 右对齐或 TDM 串行端口兼容模式 利用 2 个多用途 (MP) 引脚, 可以接收外部控制信号输入, 以及向系统中的其它器件输出标志或控制信号 MP 引脚可以配置为数字 I/O 4 通道辅助 ADC 的输入或串行数据 I/O 端口 作为输入,MP 引脚可以连接到按钮 开关 旋转编码器 电位计 IR 接收器或其它外部电路, 以控制内部信号处理程序 配置为输出时, 这些引脚可以用来驱动 LED 控制其它 IC, 或者连接到应用中的其它外部电路 有一个先进的控制端口, 支持完整地读取 / 写入所有存储器位置 它还具有控制寄存器, 可以全面地控制芯片的配置和串行模式 可以配置为 SPI 或 I 2 C 控制, 或者从外部 EEPROM 自引导 SigmaDSP 除了设计和调整信号流外, 还可以使用该工具配置所有 DSP 寄存器, 以及将新程序写入外部 EEPROM 任何人只要具备数字或模拟音频处理知识, 就可以利用 SigmaStudio 图形界面轻松设计一个 DSP 信号流, 并将其移植到目标应用中 同时, 它还为经验丰富的 DSP 编程人员提供了充分的灵活性和编程能力, 使其能深入地控制设计 在 SigmaStudio 中, 用户可以连接图形模块 ( 如双二阶滤波器 动态处理器 混频器和延迟等 ) 编译设计以及通过控制端口将程序和参数文件加载到 存储器 在提供的库中包括下列信号处理模块 : 单精度和双精度双二阶滤波器 带峰值或均方根检波功能的处理器, 用于单声道和多声道动态处理 混频器和分路器 单音和噪声发生器 固定和可变增益 响度 延迟 立体声增强 动态低音增强 噪声和单音源 FIR 滤波器 电平检测器 GPIO 控制和调理我们还在开发更多处理模块 针对矩阵解码 低音增强和环绕声虚拟器等应用,ADI 公司也提供专有算法和第三方算法 有关这些算法的授权事宜, 请联系 ADI 公司 采用.8 V 数字电源和 3.3 V 模拟电源供电 使用片上电压调节器时, 器件可以采用 3.3 V 单电源供电 它在单芯片集成电路上制造, 采用 48 引脚 LQFP 封装, 工作温度范围为 40 C 至 +05 C 片上振荡器可以连接到外部晶振, 以便产生主时钟 此外, 利用主时钟锁相环 (PLL), 可以采用不同速度的时钟工作 PLL 可以从 64 f S 256 f S 384 f S 或 52 fs 的输入产生内核的内部主时钟 可以使用 SigmaStudio 软件通过控制端口来设置和控制 Rev. B Page 7 of 52

18 初始化本部分介绍 的正确设置程序 下列五个步骤概括了 IC 的初始化程序 :. 给 加电 2. 等待 PLL 锁定 3. 加载 SigmaDSP 程序和参数 4. 设置寄存器 ( 包括多用途引脚和数字接口 ) 5. 关闭转换器的默认静音功能 清除数据寄存器 初始化 DAC 设置寄存器 ( 相关设置参见 控制寄存器设置 部分 ) 如果只是测试模拟音频贯通情况 (ADC 到 DAC), 可以跳过第 3 步和第 4 步, 并使用默认内部程序 上电时序 有一个内置上电时序, 它在上电时或器件退出复位时初始化所有内部 RAM 的内容 在 RESET 的正边沿, 内部程序引导 ROM 的内容被复制到内部程序 RAM 存储器, 参数 RAM 用相关引导 ROM 中的值 ( 全 0) 填充, 所有寄存器初始化为 0 默认引导 ROM 程序将音频数据从输入复制到输出, 但不进行处理 ( 见图 3) 在此程序中, 串行数字输入 0 和输入 通过 DAC0 DAC 和串行数字输出 0 输出 输出 ADC0 和 ADC 通过 DAC2 和 DAC3 输出 数据存储器在上电时也会清零 在初始化完成之前, 不应向控制端口写入新值 表 2. 上电时间 MCLKI 输入 初始化时间 程序 / 参数 / 寄存器引导最长时间 (I 2 C) 总计 MHz (64 fs) 85 ms 75 ms 260 ms.289 MHz (256 fs) 23 ms 75 ms 98 ms MHz (256 fs) 2 ms 75 ms 96 ms MHz (384 fs) 6 ms 75 ms 9 ms MHz (52 fs) ms 75 ms 86 ms PLL 启动时间持续 MCLKI 引脚时钟的 2 8 个周期 此时间自 RESET 的上升沿开始测量, 长度为 0.7 ms( MHz (52 f S ) 输入时钟 ) 至 85.3 ms(3.072 MHz (64 f S ) 输入时钟 ) PLL 启动后, 引导周期的持续时间约为 42 μs(f S 为 48 khz 时 ) 用户应避免在启动期间写入或读取 对于 MHz 的 MCLK 输入, 全部初始化序列 (PLL 启动加引导周期 ) 约需 2 ms 当器件退出复位时,PLL_MODE0 和 PLL_MODE 引脚将立即设置时钟模式 复位与内部时钟的下降沿同步 表 2 列出了将 引导至应用的工作状态所需的典型时间, 假设使用 400 khz I 2 C 时钟加载完整程序 参数集和所有寄存器 ( 约 8.5 kb) 实际上, 多数应用不需要填充 RAM, 因此引导时间 ( 表 2 的第 3 栏 ) 较短 控制寄存器设置下列寄存器必须按照本部分所述进行设置, 以便初始化 这些设置是 IC 在 48 khz 模拟输入 / 输出下工作所需的最低基本设置 根据具体应用, 可能需要设置其它寄存器 更多设置参见 RAM 和寄存器 部分 DSP 内核控制寄存器 ( 地址 2076) 将位 [4:2](ADM DAM 和 CR) 的各位设为 DAC 设置寄存器 ( 地址 2087) 将位 [0:] (DS[:0]) 设为 0 程序 / 参数加载推荐程序在直接写入模式下将大量数据写入程序或参数 RAM 时, 应禁用处理器内核, 防止音频输出中出现难听的噪声. 将内核控制寄存器的位 3 和位 4( 低电平有效 ) 设为, 使 ADC 和 DAC 静音 音量将逐渐下降 2. 将内核控制寄存器的位 2( 低电平有效 ) 设为 这将使 SigmaDSP 累加器 数据输出寄存器和数据输入寄存器清零 3. 使用突发模式写操作填充程序 RAM 4. 使用突发模式写操作填充参数 RAM 5. 将内核控制寄存器的位 2 至位 4 复位 DAC0 SDATA_IN0 SDATA_OUT0 DAC ADC0 DAC2 ADC DAC3 图 3. 默认程序信号流 降低功耗模式 芯片的多个部分可以根据需要开启或关闭, 以便降低功耗 这些部分包括 ADC DAC 和基准电压 Rev. B Page 8 of 52

19 通过写入辅助 ADC 和电源控制寄存器, 可以关闭各模拟部分 默认情况下, 启用 ADC DAC 和基准电压 ) 所有位设为 0) 向各个寄存器中的相应位写入, 可以将其关闭 ADC 关断模式会使两个 ADC 均关断, 各 DAC 则可以独立关断 当 ADC 关断时, 可以节省约 5 ma 的电流 ; 每个 DAC 关断则可以节省约 4 ma 的电流 基准电压为 ADC 和 DAC 供电, 只有当所有 ADC 和 DAC 均关断时才能关断 设置控制寄存器的位 6 和位 7 后可以关断基准电压 使用振荡器 可以使用片上振荡器来产生主时钟 振荡器采用 256 f S 的主时钟工作, 当 f S 为 48 khz 时, 主时钟为 MHz; 当 f S 为 44. khz 时, 主时钟为.2896 MHz 振荡器电路中的晶体应为工作在基频的 AT 切割并联谐振器 图 4 显示了正常工作时的推荐外部电路 C 00Ω OSCO C2 MCLKI Figure 4. Crystal Oscillator Circuit OSCO 上的 00 Ω 阻尼电阻使振荡器的电压摆幅约为 2.2 V 晶振并联电容应为 7 pf, 其负载电容应为约 8 pf, 但该电路支持最高 25 pf 的负载 C 和 C2 负载电容的值可以根据晶振负载电容计算, 公式如下 : C C2 C = + C + C2 L C stray 其中,Cstray 为该电路的杂散电容, 通常假设为约 2 pf 到 5 pf OSCO 不应用于将晶振信号直接驱动至其它 IC, 此信号是一个模拟正弦波, 不适用于驱动数字输入 若要利用 来向系统中的其它 IC 提供主时钟, 有两种方法 第一种方法是使用 OSCO 信号上的高阻抗输入数字缓冲器 ) 与第二种方法相比, 不推荐使用这种方法 ) 使用这种方法时, 到缓冲器输入的走线长度应尽可能短 第二种方法是使用来自串行输出端口的时钟 引脚 MP 可以设置为内部内核时钟的分频输出 ) 主 ) 时钟 如果在多用途引脚配置寄存器 (208) 中将该引脚设置为串行输出端口 (OUTPUT_BCLK), 并且在串行输出控制寄存器 (2078) 中将该端口设置为主机, 则所需的输出频率也可以在串行输出控制寄存器的位 [OBF<:0>] 中设置 ) 见表 49) 如果设计中不使用振荡器, 可以将它关断以降低功耗 当系统中已经存在系统主时钟时, 就可以将其关断 默认情况下, 振荡器开启 向振荡器关断寄存器的 OPD 位写入 时, 振荡器关断 ) 见表 60) 设置主时钟 /PLL 模式 的 MCLKI 输入提供给 PLL,PLL 产生 50 MIPS SigmaDSP 内核时钟 在正常工作中,MCLKI 的输入必须为下列频率之一 :64 f S 256 f S 384 f S 或 52 f S, 其中 f S 为输入采样速率 PLL 模式通过 PLL_MODE0 和 PLL_MODE 进行设置, 如表 3 所示 如果 设置为接收双倍速率信号 ) 使用内核控制寄存器将每个采样的程序步骤数减少 2 倍 ), 则主时钟频率必须为 32 f S 28 f S 92 f S 或 256 f S 如果 设置为接收四倍速率信号 ) 使用内核控制寄存器将每个采样的程序步骤数减少 4 倍 ), 则主时钟频率必须为 6 f S 64 f S 96 f S 或 28 f S 上电时,MCLKI 引脚上必须存在时钟信号, 这样 才能完成初始化程序 表 3. PLL 模式 MCLKI 输入 PLL_MODE0 PLL_MODE 64 fs fs fs 0 52 fs 若要改变时钟模式, 必须同时复位 如果在工作中改变模式, 输出信号中将产生咔嚓声或爆音 PLL_MODEx 引脚的状态应在 RESET 保持低电平时改变 PLL 环路滤波器应连接到 PLL_LF 引脚 如图 5 所示, 此引脚包括三个无源元件 :2 个电容和 个电阻 这些元件的值无需太精确, 电阻的容差可达 0%, 电容的容差可达 20% 图 5 所示的 3.3 V 信号可以连接到芯片的 AVDD 电源 3.3nF PLL_LF 3.3V 475Ω 56nF Figure 5. PLL Loop Filter Rev. B Page 9 of 52

20 电压调节器 的数字电压必须设置为.8 V 该芯片内置一个片上电压调节器, 以便器件能够用于没有.8 V 电源, 但有 3.3 V 电源的系统中 这种情况下, 所需的外部器件为一个 PNP 晶体管 一个电阻和几个旁路电容 只需要一个引脚 VDRIVE 来支持该调节器 电压调节器的推荐设计如图 6 所示 该配置中显示的 0 μf 和 00 nf 电容是推荐的旁路电容, 但不是正常工作所必需 DVDD 引脚应有各自的 00 nf 旁路电容, 但两个 DVDD 引脚只需要一个大电容 (0 μf 至 47 μf) 采用这种配置时,3.3 V 是系统主电压,.8 V 产生于晶体管的集电极, 并连接到 DVDD 引脚 VDRIVE 连接到 PNP 晶体管的基极 如果设计中不使用调节器,VDRIVE 可以接地 选择调节器晶体管时, 必须考虑两个要求 : 晶体管的电流放大系数 (h FE 或 beta) 至少应为 00, 并且晶体管的集电极必须能够散除工作时 ( 将 3.3 V 调节为.8 V) 产生的热量 的最大数字电流为 60 ma, 确定晶体管最小功耗的公式如下 : (3.3 V.8 V) 60 ma = 90 mw 有许多采用 SOT-23 或 SOT-223 小型封装的晶体管满足这些要求, 比如 Zetex Semiconductors 的 FZT V 0µF + kω 00nF DVDD VDRIVE 图 6. 电压调节器配置 Rev. B Page 20 of 52

21 音频 ADC 有 2 个 Σ-Δ 型 ADC,ADC 的信噪比 (SNR) 为 00 db, 总谐波失真加噪声 (THD + N) 为 83 db 立体声音频 ADC 为电流输入, 因此输入端需一个电压转电流电阻 这意味着, 系统输入信号的电压电平可以设置为任意电平, 只需要调整输入电阻以提供正确的满量程电流输入 ADC0 ADC 输入引脚和 ADC_RES 均有 2 kω 的内部电阻以保护 ESD 在 ADC 输入引脚上直接看到的电压为.5 V 共模电压 连接到 ADC_RES 的外部电阻设置 ADC 的满量程电流输入 ADC_RES 接 8 kω 外部电阻时 ( 总共 20 kω, 因为它与内部 2 kω 串联 ),ADC 的满量程输入为 00 μa rms 只有当所用的采样速率不是 48 khz 时, 才需要改变 ADC_RES 电阻 连接到 ADC0/ADC 的电压转电流电阻设置 ADC 的满量程电压输入 在 00 μa rms 的满量程电流输入下,2.0 V rms 信号和外部 8 kω 电阻 ( 与 2 kω 内部电阻串联 ) 产生 ADC 的满量程输入 这些电阻与 ADC_RES 电阻的匹配精度对 ADC 的运作十分重要 对于这三个电阻, 推荐容差为 % 如果不使用 ADC 的 ADC0 和 / 或 ADC 通道, 则可以不连接相应的输入引脚 与 ADC0 和 ADC 引脚串联的电阻值 ( 内部加外部 ) 可以通过下式计算 : 表 4 列出了共模信号输入电平在 48 khz 采样速率下的外部电阻值和总电阻值 表中所示的满量程均方根输入电压为 0.9 V, 因为此输入电平的满量程信号等于 DAC 的满量程输出 表 4. ADC 输入电阻值 满量程 RMS 输入电压 (V) ADC_RES 值 (kω) ADC0/ADC 电阻值 (kω) µF 8kΩ ADC0 ADC0/ADC 总输入电阻值 ( 外部 + 内部 ) (kω) 图 7 所示为 2.0 V rms 输入信号和 f S = 48 khz 时 ADC 输入的典型配置 47 μf 电容用于交流耦合信号, 使输入偏置.5 V 下面的电阻值计算假设采样速率为 48 khz 推荐的输入和电流设置电阻与采样速率成线性比例关系, 因为 ADC 具有 47µF 8kΩ ADC 一路开关电容输入 ADC_RES 电阻的总值 (2 kω 内部电阻 加外部电阻 ) 与采样速率 f S_NEW 的关系如下 : 8kΩ ADC_RES 图 7. 音频 ADC 输入配置 Rev. B Page 2 of 52

22 音频 DAC 有 4 个 Σ-Δ 型 DAC,DAC 的 SNR 为 04 db,thd + N 为 90 db, 满量程输出为 0.9 V rms (2.5 V p-p) DAC 采用反相配置 如果输入至输出不需要信号反相, 则可以通过两种方法恢复信号 : 一是输出滤波器使用反相配置, 二是在 SigmaDSP 程序流中反转信号 DAC 输出可以通过有源或无源重构滤波器滤波 虽然有源滤波器可能会提供更好的音频性能, 但一个 50 khz 转折频率的单极点 无源 低通滤波器即足以滤除 DAC 带外噪声, 如图 8 所示 图 9 显示了一个三极点 有源 低通滤波器, 与无源滤波器相比, 其滚降更陡, 阻带衰减更佳 在该配置中, 运算放大器 AD8606 的 V+ 和 V 引脚分别设置为 VDD 和地 为使 DAC 正确初始化,DAC 设置寄存器 ( 地址 2087) 的位 [DS<:0>] 应设为 0 DAC_OUT 47µF 560Ω + 5.6nF 图 8. 无源 DAC 输出滤波器 FILTER_OUT C8 DAC_OUT 4.75kΩ 4.75kΩ 50pF + 470µF AD µF + 604Ω 3.3nF 49.9kΩ FILTER_OUT 图 9. 有源 DAC 输出滤波器 Rev. B Page 22 of 52

23 控制端口 有三种控制模式 : I 2 C 控制 SPI 控制 自引导 ( 无外部控制器 ) 具有一个 4 线 SPI 控制端口和一个 2 线 I 2 C 总线控 制端口 各端口均可以用来设置 RAM 和寄存器 如果上电时 SELFBOOT 引脚为低电平, 则器件默认采用 I 2 C 模式, 但通过将 CLATCH/WP 引脚拉低三次, 就可以将其置于 SPI 控制模式 如果上电时 SELFBOOT 引脚为高电平, 则 在启动时从外部 EEPROM 加载程序 参数和寄存器设置 控制端口能够对所有可寻址的存储器和寄存器执行全面的读写操作 大多数信号处理参数是通过利用控制端口向参数 RAM 写入新值来控制 其它功能则是通过写入寄存器来编程, 如静音和输入 / 输出模式控制等 所有地址都可以在单地址模式下或突发模式下进行访问 一个控制端口写操作的首字节 ( 字节 0) 包含 7 位芯片地址和 R/W 位 接下来的两个字节 ( 字节 和字节 2) 共同构成 内存储器或寄存器位置的子地址 此子地址必 须为双字节, 因为 内的存储器位置是可以直接寻址的, 其大小超过了单字节寻址的范围 后续的所有字节 ( 从字节 3 开始 ) 包含数据, 如控制端口数据 程序数据或参数数据 每个字的字节数取决于写入数据的类型 特定类型写操作的确切格式如表 22 至表 3 所示 有多种机制来实时更新信号处理参数, 同时不会引起爆音或咔嚓声 如果需要下载大数据块, 可以暂停 DSP 内核的输出 ( 使用 DSP 内核控制寄存器 ( 地址 2076) 的 CR 位 ), 下载新数据, 然后重新启动器件 这通常是在启动时的引导序列中或向 RAM 加载新程序时执行 如果只需要更改几个参数, 则无需暂停程序便可加载 为了避免实时加载参数时产生不良副作用,SigmaDSP 提供了安全加载寄存器 安全加载寄存器可以缓冲完整的参数集 ( 例如双二阶滤波器的 5 个系数 ), 然后在一个音频帧内将这些参数传输到活动程序中 安全加载模式使用内部逻辑来防止 DSP 内核与控制端口竞争 控制端口引脚是多功能引脚, 具体功能取决于器件的工作模式 表 5 列出了这些功能 表 5. 控制端口引脚和 SELFBOOT 引脚的功能 引脚 I 2 C 模式 SPI 模式 自引导 SCL/CCLK SDA/COUT ADDR/CDATA/WB CLATCH/WP ADDR0 SCL 输入 SDA 开集输出 ADDR 输入未用输入 接地或接 IOVDD ADDR0 输入 CCLK 输入 COUT 输出 CDATA 输入 CLATCH 输入 ADDR0 输入 SCL 输出 SDA 开集输出 WB 回写触发器 WP EEPROM 写保护 开集输出未用输入 接地或接 IOVDD Rev. B Page 23 of 52

24 I 2 C 端口 支持 2 线串行 (I 2 C 兼容 ) 微处理器总线驱动多个外设 两个引脚 串行数据 (SDA) 和串行时钟 (SCL) 承载 与系统 I 2 C 主控制器之间的信息 在 I 2 C 模式下, 始终是总线上的从机, 意味着它不能启动数据传输 每个从机都通过一个唯一的地址识别 表 6 显示了地址字节的格式 从机地址由 ADDR0 和 ADDR 引脚设置 地址存在于 I2C 写操作的前 7 位 此字节的 LSB 设置读或写操作 逻辑电平 对应于读操作, 逻辑电平 0 对应于写操作 地址的位 5 和位 6 通过将 的 ADDRx 引脚连接到逻辑电平 0 或逻辑电平 来设置 包括引脚设置和 read/write (R/W) 位的完整字节地址如表 7 所示 突发模式寻址可以用于将大量数据写入相邻的存储器位置 在这种模式下, 子地址会在字边界处自动递增 这种递增在单字写入后自动发生, 除非遇到停止条件 寄存器和 RAM 的宽度为 字节到 5 字节不等, 因此自动递增特性知道子地址与目标寄存器 ( 或存储器位置 ) 字长之间的映射关系 数据传输总是由停止条件终止 SDA 和 SCL 的各自线路上应连接一个 2.2 kω 上拉电阻 这些信号线上的电压不应高于 IOVDD(3.3 V) 表 6. I 2 C 地址字节格式 位 0 位 位 2 位 3 位 4 位 5 位 6 位 ADDR ADDR0 R/W 表 7. I 2 C 地址 ADDR ADDR0 R/W 从机地址 x x x6A 0 0x6B 0 0 0x6C 0 0x6D 0 0x6E 0x6F 寻址开始时,I 2 C 总线上的各器件均处于空闲状态, 并监控 SDA 和 SCL 线有无起始条件和适当的地址 I 2 C 主机通过建立起始条件而启动数据传输 ; 起始条件要求 SDA 发生高低转换, 同时 SCL 保持高电平 这表示随后将出现地址 / 数据流 总线上的所有器件都对起始条件做出响应, 并对接下来的 8 个位 (7 位地址加 R/W 位 ) 以 MSB 优先方式移位 在第 9 个时钟脉冲期间, 能够识别所发送地址的器件通过将数据线拉低来做出响应 此第 9 位称为应答位 此时, 所有其它器件从总线退出, 返回空闲状态 R/W 位决定数据的方向 如果第一个字节的 LSB 为逻辑 0, 则意味着主机将信息写入外设, 而逻辑 则意味着主机将在写入子地址并重复起始地址之后从外设读取信息 数据传输将持续到发生停止条件 停止条件是指在 SCL 处于高电平时,SDA 上发生低电平至高电平跃迁 图 20 显示了 I 2 C 写操作的时序, 图 2 显示了 I 2 C 读操作的时序 数据传输过程中的任何阶段都可以检测停止和起始条件 如果这些条件的置位打破了正常的读写操作顺序, 将立即跳出到空闲状态 在给定的 SCL 高电平期间, 用户只应发送一个起始条件或一个停止条件, 或者先发送单一停止条件, 再发送单一起始条件 如果用户发送的子地址无效, 不会发送应答, 而是直接返回到空闲状态 在自动递增模式下, 如果用户地址超过了最高子地址, 则器件会采取以下其中一种措施 在读取模式下, 输出最高子地址寄存器的内容, 直到主机发送不应答, 表示读取结束 不应答条件是指在 SCL 的第 9 个时钟脉冲期间,SDA 线未被拉低 在写入模式下, 不会将无效字节的数据载入任何子地址寄存器, 而是发送不应答, 然后返回空闲状态 Rev. B Page 24 of 52

25 SCL SDA START BY MASTER FRAME CHIP ADDRESS BYTE ADDR SEL R/W ACK BY FRAME 2 SUBADDRESS BYTE ACK BY SCL (CONTINUED) SDA (CONTINUED) FRAME 3 SUBADDRESS BYTE 2 ACK BY FRAME 4 DATA BYTE ACK BY STOP BY MASTER 图 20. I 2 C 写入 ADAU SCL SDA START BY MASTER FRAME CHIP ADDRESS BYTE ADDR SEL R/W ACK BY FRAME 2 SUBADDRESS BYTE ACK BY SCL (CONTINUED) SDA (CONTINUED) FRAME 3 SUBADDRESS BYTE 2 ACK BY REPEATED START BY MASTER FRAME 4 CHIP ADDRESS BYTE ADR SEL R/W ACK BY SCL (CONTINUED) SDA (CONTINUED) FRAME 5 READ DATA BYTE ACK BY MASTER FRAME 6 READ DATA BYTE 2 ACK BY MASTER STOP BY MASTER 图 2. I 2 C 读取 的时序 Rev. B Page 25 of 52

26 I 2 C 的读写操作图 22 给出了单字写操作的时序 在每第 9 个时钟脉冲, 都会通过拉低 SDA 来发送应答 图 23 给出了突发模式写序列的时序 该图显示了一个目标寄存器为 2 字节的例子 每写完两个字节后, 知道应递增其子地址寄存器, 因为请求的子地址对应于 2 字节字长的寄存器或存储器区域 单字读操作的时序如图 24 所示 注意第一个 R/W 位为 0, 表示写操作 这是因为仍然需要写入子地址, 以便设置内部地址 在 确认接收到子地址后, 主机必须发送一个重复起始命令, 然后再发送 R/W 位设为 ( 表示读操作 ) 的芯片地址字节 这将导致 SDA 反向, 并开始向主机回传数据 然后, 主机在每第 9 个脉冲做出响应, 向 发送应答脉冲 图 25 给出了突发模式读序列的时序 该图显示了一个目标读取寄存器为 2 字节的例子 每读完两个字节后, 递增其子地址, 因为请求的子地址对应于 2 字节字长的寄存器或存储器区域 其它地址的字长可能是 字节到 5 字节 总是解码子地址并设置自动递增电路, 使得地址在读取适当数量的字节之后递增 图 22 至图 25 使用了以下缩写 : S = 起始位 P = 停止位 AM = 主机应答 AS = 从机应答 CHIP ADDRESS, SUBADDRESS SUBADDRESS S AS AS AS DATA BYTE AS DATA BYTE 2 AS DATA BYTE N P R/W = 0 HIGH LOW 图 22. 单字 I 2 C 写格式 CHIP ADDRESS, SUBADDRESS SUBADDRESS DATA- S AS AS AS WORD, AS R/W = 0 HIGH LOW BYTE DATA- WORD, BYTE 2 AS DATA- WORD 2, BYTE AS DATA- WORD 2, BYTE 2 AS P 图 23. 突发模式 I 2 C 写格式 CHIP ADDRESS, SUBADDRESS SUBADDRESS S AS AS AS S R/W = 0 HIGH LOW CHIP ADDRESS, R/W = AS DATA BYTE AM DATA BYTE 2 AM DATA BYTE N P 图 24. 单字 I 2 C 读格式 CHIP ADDRESS, SUBADDRESS SUBADDRESS S AS AS AS S R/W = 0 HIGH LOW CHIP ADDRESS, R/W = AS DATA- WORD, BYTE AM DATA- WORD, BYTE 2 AM P 图 25. 突发模式 I 2 C 读格式 Rev. B Page 26 of 52

27 SPI 端口 默认采用 I 2 C 模式, 但通过将 CLATCH/WP 引脚拉低三次, 就可以将其置于 SPI 控制模式 SPI 端口使用 4 线接口 ( 包括 CLATCH CCLK CDATA 和 COUT 信号 ), 并且始终是一个从机端口 CLATCH 信号在处理开始时应变为低电平, 在处理结束时应变为高电平 CCLK 信号在低高转换时锁存 CDATA COUT 数据在 CCLK 下降沿移出, 应在 CCLK 上升沿输入一个接收器件, 如微控制器等 CDATA 信号承载串行输入数据,COUT 信号承载串行输出数据 在请求执行读操作之前,COUT 信号处于三态 这样, 其它 SPI 兼容外设可以共享同一回读线路 所有 SPI 处理都具有表 9 所示的相同基本格式 时序图见图 3 所有数据都应以 MSB 优先方式写入 只有经过完全复位后, 才能退出 SPI 模式 芯片地址 R/W SPI 处理的首字节包含 7 位芯片地址和 R/W 位 芯片地址由 ADDR0 引脚设置 这使得两个 可以共用一个 CLATCH 信号, 同时各自仍然独立工作 当 ADDR0 为低电平时, 芯片地址为 ; 当它为高电平时, 芯片地址为 ( 见表 8) 首字节的 LSB 决定 SPI 处理是读操作 ( 逻辑电平 ) 还是写操作 ( 逻辑电平 0) 表 8. SPI 地址字节格式 位 0 位 位 2 位 3 位 4 位 5 位 6 位 ADDR0 R/W 子地址 2 位子地址字解码为一个存储器或寄存器的位置 此子地址即为相应 RAM 位置或寄存器的位置 子地址的 MSB 通过填充 0 来使字长为 2 个字节 数据字节数据字节数取决于所访问的寄存器或存储器 在突发模式写入中, 初始子地址之后是连续的数据序列, 以供写入连续的存储器 / 寄存器位置 连续工作模式的数据格式详见 读取 / 写入数据格式 部分的表 23 和表 25 图 26 给出了对参数 RAM 执行单次 SPI 写操作的示例时序图 图 27 给出了单次 SPI 读操作的示例时序图 在字节 3 开始时,COUT 引脚从三态变为高电平 本例中, 字节 0 至字节 2 包含地址和 R/W 位, 后续字节承载数据 表 9. 通用控制字格式 字节 0 字节 字节 2 字节 3 Byte 4 chip_adr[6:0], R/W 0000, subadr[:8] subadr[7:0] data data 持续到数据结束 CLATCH CCLK CDATA BYTE 0 BYTE BYTE 2 BYTE 图 26. SPI 写入 的时序 ( 单次写模式 ) CLATCH CCLK CDATA BYTE 0 BYTE BYTE 2 COUT HIGH-Z DATA DATA HIGH-Z 图 27. SPI 读取 的时序 ( 单次读模式 ) Rev. B Page 27 of 52

28 自引导上电时, 可以加载外部 EEPROM 中保存的程序和一组参数 该功能以及辅助 ADC 和多用途引脚使系统无需微控制器 要完成自引导, 启动时 SELFBOOT 引脚应设为高电平, 充当 I 2 C 总线上的主机 无法在 SPI 模式下自引导 程序和参数所需的最大 EEPROM 为 9248 字节, 或略多于 8.5 kb 以上数值不包括寄存器设置或开销字节, 但这些因素不会导致字节数明显增加 只有当程序 RAM(024 5 字节 ) 参数 RAM(024 4 字节 ) 和接口寄存器 (8 4 字节 ) 全满时, 才需要这么多的存储器空间 多数应用不会使用全部程序和参数 RAM, 因此 8 kb EEPROM 足够使用 当 SELFBOOT 和 WP 引脚被设为高电平时, 便会在 RESET 上升沿触发自引导操作 从 EEPROM 读取程序 参数和寄存器设置 完成自引导后, 附加消息可以通过 I 2 C 总线发送到, 但在自引导应用中, 这通常是不需要的 在该模式下, 写操作的 I 2 C 器件地址为 0x68, 读操作为 0x69 当芯片处于该模式时,ADDRx 引脚具有不同的功能 ; 因此, 可以忽略这些引脚的设置 如果 WP 被设为低电平, 则 不会自引导 此引脚保持低电平时,EEPROM 可以进行在线编程 要使能对 EEPROM 的写操作, 须将 WP 引脚拉低 ( 它通常有一个上拉电阻 ), 但这又会禁用自引导功能, 直到 WP 引脚变回高电平为止 在自引导和回写期间, 是 I 2 C 总线上的主机 虽然采用自引导的应用一般不会有微控制器连接到控制线, 但务必注意, 自引导或回写期间不得有其他器件试图写入 I 2 C 总线 产生的 SCL 等于 8 f S ; 因此, 当 f S 为 48 khz 时,SCL 以 384 khz 的速率运行 根据 I 2 C 规范,SCL 的占空比为 3/8 从 EEPROM 芯片地址 0xA 读取数据 某些 EEPROM 的地址 LSB 可通过引脚配置 ; 大多数情况下, 这些引脚应连接低电平以设置该地址 EEPROM 格式 EEPROM 数据包含一系列消息 每个离散的消息属于表 20 中定义的 7 种类型之一, 由一系列单字节或多字节组成 第一个字节定义消息类型 字节以 MSB 优先方式写入 多数消息属于块写入 (0x0) 类型, 用于写入 程序 RAM 参数 RAM 和控制寄存器 消息类型之后是消息正文, 应以 0x00 字节开始, 这是芯片地址 像所有其它控制端口处理一样, 芯片地址之后是一个 2 字节寄存器 / 存储器地址域 图 28 的示例说明了从 EEPROM 地址 0 开始的 EEPROM 中应当存储什么内容 在该示例中, 接口寄存器首先被设置为控制端口写模式 ( 第 行 ), 然后是 8 个无操作 (no-op) 字节 ( 第 2 行至第 4 行 ), 使得接口寄存器数据出现在 EEPROM 的第 2 页 接下来是写操作表头 ( 第 4 行 ) 以及 32 字节的接口寄存器数据 ( 第 5 行至第 8 行 ) 最后是程序 RAM 数据, 从 地址 0x04 0x00 开始写入 ( 第 9 行至第 行 ) 本例中, 程序长度为 70 字或 350 字节,EEPROM 中还包括 332 个字节, 但未显示于图 28 中 回写当 WB 引脚被触发时, 发生回写操作, 数据从 写入 EEPROM 此功能一般用于在系统断电之前将音量设置和其他参数设置保存到 EEPROM 当器件处于自引导模式时,WB 引脚的上升沿触发回写操作, 除非自引导消息序列中包括一条将 WB 设置为对下降沿敏感 (0x05) 的消息 只会发生一次写操作, 除非自引导消息序列中包括一条设置多次写操作 (0x04) 的消息 当回写操作被触发, 可以写入 EEPROM 时,WP 引脚变为低电平 只能将接口寄存器的内容回写到 EEPROM 这些寄存器通常由 DSP 程序设置, 但在将内核控制寄存器的位 6 置 后, 也可以直接写入 应当保存的参数设置在 SigmaStudio 中配置 Rev. B Page 28 of 52

29 回写功能将 接口寄存器中的数据写入自引导 EEPROM 的第 2 页, 即地址 32 至地址 63 从 EEPROM 地址 26 开始 ( 接口寄存器数据从地址 32 开始 ), 应将 6 个字节写入 EEPROM: 消息字节 (0x0) 2 个长度字节 芯片地址 (0x00) 和接口寄存器的 2 字节子地址 (0x08 0x00) 将接口寄存器数据写入 EEPROM 之前, 必须向 DSP 内核控制寄存器发送一条消息, 使能对接口寄存器的写操作 此消息应存储在 EEPROM 地址 0 消息之间可以使用无操作(No-op) 消息 (0x03), 确保符合这些条件 写入 EEPROM 芯片地址 0xA0 某些 EEPROM 的地址 LSB 可通过引脚配置 ; 大多数情况下, 这些引脚应连接低电平以将该地址设置为 0xA0 从 回写的最大字节数为 35(8 个 4 字节接口寄存器加上 3 字节的 EEPROM 寻址开销 ) 当 SCL 工作频率为 384 khz 时, 回写操作触发后大约需要 73 μs 才能完成 应当确保系统有充足的电源, 以便回写操作有足够的时间来完成, 特别是当 WB 信号由下降电源电压触发时 表 20. EEPROM 消息类型 消息 ID 消息类型 后续字节 0x00 结束 0x0 写入 0x02 0x03 0x04 0x05 0x06 延迟不执行任何操作设置多次回写将 WB 设置为对下降沿敏感结束并等待回写 无 2 个字节指示消息长度, 然后是相应数量的数据字节 2 个字节无无无无 0x0 0x00 0x05 0x00 0x08 0xC 0x00 0x40 WRITE LENGTH DEVICE ADDRESS CORE CONTROL REGISTER ADDRESS CORE CONTROL REGISTER DATA 0x03 0x03 0x03 0x03 0x03 0x03 0x03 0x03 NO-OP BYTES 0x03 0x03 0x03 0x03 0x03 0x03 0x03 0x03 NO-OP BYTES 0x03 0x03 0x0 0x00 0x23 0x00 0x08 0x00 NO-OP BYTES WRITE LENGTH 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 INTERFACE REGISTER DATA DEVICE ADDRESS INTERFACE REGISTER ADDRESS 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 INTERFACE REGISTER DATA 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 INTERFACE REGISTER DATA 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x0 0x00 0x6 0x00 0x04 0x00 0x00 0x00 WRITE LENGTH DEVICE ADDRESS INTERFACE REGISTER DATA PROGRAM RAM ADDRESS PROGRAM RAM DATA 0x00 0x00 0x0 0x00 0x00 0x00 0xE8 0x0 PROGRAM RAM DATA 0x00 0x00 0x00 0x00 0x0 0x00 0x08 0x00 PROGRAM RAM DATA (CONTINUES FOR 332 MORE BYTES) 图 28. EEPROM 数据示例 Rev. B Page 29 of 52

30 信号处理 旨在提供立体声或多声道回放系统常用的全部音频信号处理功能 信号处理流程利用 SigmaStudio 软件设计, 它支持图形化输入和实时控制所有信号处理功能 许多信号处理功能采用完整的 56 位双精度算法数据编码 DSP 内核的输出和输出字长为 24 位 处理器使用 4 个额外的裕量位, 内部增益最高可达 24 db 而不会削波 通过在 DSP 信号流中调低初始输入信号, 可以实现更高增益 数字格式 DSP 系统通常使用标准数字格式 小数系统指定为 A.B 格式, 其中 A 表示小数点左边的位数,B 表示小数点右边的位数 的参数和数据值使用相同的数字格式, 格式如下 : 数字格式 : 5.23 线性范围 : 6.0 至 (+6.0 LSB) 示例 : = = = = = 0. = ( 比 0.0 小 LSB) = = = = = = (6.0 LSB). 至.0 范围内的 24 位输出 图 29 以二进制和 db 形式显示了数据流中各点的最高信号电平 DATA IN.23 (0dB) SERIAL PORT 4-BIT SIGN EXTENSION SIGNAL PROCESSING DIGITAL.23 (5.23 FORMAT) CLIPPER (0dB) (24dB) (24dB) (0dB) 图 29. 数字精度和削波结构 编程上电时, 的默认程序将未经处理的输入信号传送到输出端 ( 如图 3 所示 ), 但输出默认静音 ( 见 上电时序 部分 ) 每个音频采样有 024 个指令周期, 因此大约有 50 MIPS 可用 SigmaDSP 以流导向方式运行, 意味着每个采样周期都会执行所有 024 个指令 通过降低每个采样的指令数 ( 在内核控制寄存器中设置 ), 也可以接受双倍速率或四倍速率的输入 利用 ADI 公司的图形工具 SigmaStudio( 图 30), 可以对该器件轻松编程 用户无需具有编写 DSP 代码的知识 有关 SigmaStudio 的更多信息, 请访问 : 串行端口接受最多 24 位的输入, 通过符号扩展为 DSP 内核的完整 28 位 这样, 内部增益最高可达 24 db 而不会发生内部削波 DSP 内核输出端与 DAC 或串行端口输出端之间有一个数字削波电路 ( 见图 29), 它截除信号的高 4 位以产生.0( 减 LSB) 图 30. SigmaStudio 屏幕截图 Rev. B Page 30 of 52

31 RAM 和寄存器 表 2. RAM 映射和读 / 写模式存储器大小地址范围读取写入写入模式 参数 RAM 程序 RAM 应首先清除内部寄存器, 以免出现咔嚓声 / 爆音 0 至 023(0x0000 至 0x03FF) 024 至 2047(0x0400 至 0x07FF) 是是 是是 直接写入 安全加载写入直接写入 地址映射表 2 显示了 RAM 映射, 表 32 显示了 寄存器映射 地址空间涵盖一组寄存器和 2 个 RAM: 一个保存信号处理参数, 另一个保存程序指令 程序 RAM 和参数 RAM 在上电时从片上引导 ROM 初始化 ( 见 上电时序 部分 ) 除了装有默认程序的程序 RAM( 见 初始化 部分 ) 以外, 其它 RAM 和所有寄存器的默认值都是全 0 参数 RAM 参数 RAM 为 32 位宽, 占用地址 0 至地址 023 每个参数的 MSB 前都填充四个 0, 从而将 28 位字扩展为 4 字节宽 上电时, 参数 RAM 初始化为全 0 参数 RAM 的数据格式为二进制补码 5.23, 这意味着系数范围是 +6.0( 减 LSB) 至 6.0,.0 代表二进制字 或十六进制数字 0x00 0x80 0x00 0x00 写入参数 RAM 的方法有以下两种 : 直接读 / 写和安全加载写入 直接读 / 写直接读 / 写方法允许直接访问程序 RAM 和参数 RAM 使用突发模式寻址加载新 RAM 时, 通常使用这种工作模式 这种模式下, 内核控制寄存器的清除寄存器位应设为 0, 以免输出中出现咔嚓声或爆音 请注意, 这种模式可以在程序执行过程中使用, 但由于内核与控制端口之间不存在握手, 因此在控制写操作期间 DSP 内核无法使用参数 RAM, 导致音频流中出现咔嚓声和爆音 安全加载写入参数 RAM 地址 / 数据最多可加载 5 个安全加载寄存器, 然后在 RAM 空闲时将数据传输到请求的地址 当活动程序材料通过 播放时, 可以使用这种方法进行动态更新 例如, 当 RAM 空闲时, 一个双二阶部分可以在一个音频帧中完成更新 这种方法无法用于写入程序 RAM 或控制寄存器 数据 RAM 数据 RAM 用于存储处理用的音频数据字 大部分时候, 该过程对用户是透明的 数据 RAM 空间的大小为 2k 字, 用户无法直接从控制端口寻址该空间 执行需要大量数据 RAM 空间的块 ( 例如延迟 ) 时, 应考虑数据 RAM 利用情况 SigmaDSP 内核以单采样增量处理延迟时间, 因此, 用户可用的总延迟池等于 2048 乘以采样周期 当 f S 为 48 khz 时, 可用的延迟池最大值约为 43 ms 实际上, 用户并没有如此多的数据存储器可用, 因为设计中的每个模块都会使用若干数据存储器位置以供处理 在大多数 DSP 程序中, 这不会显著影响总延迟时间 SigmaStudio 编译器管理数据 RAM, 并会指出设计所需的地址数量是否超过可用的最大数量 读取 / 写入数据格式控制端口的读 / 写格式以字节为导向, 以便能够轻松设置常用的微控制器芯片 为了适应字节导向的格式, 数据域的 MSB 前添加 0, 以将数据字扩展为 8 位 例如, 写入参数 RAM 的 28 位字添加 4 个前置 0, 变成 32 位 (4 字节 ); 写入程序 RAM 的 40 位字则不添加 0, 因为它已经是 5 字节 这些填充 0 的数据域被追加到一个 3 字节域, 后者包括一个 7 位芯片地址 一个读 / 写位和一个 位 RAM/ 寄存器地址 根据前三个字节提供的地址, 控制端口知道要处理多少个数据字节 单位置写命令的总字节数从 4 字节 ( 控制寄存器写操作 ) 到 8 字节 ( 程序 RAM 写操作 ) 不等 可以适应突发模式来填充连续的寄存器或 RAM 位置 突发模式写操作从写入第一个要写入的 RAM 或寄存器位置的地址和数据开始, 接下来不是像单地址写操作那样结束控制端口处理 (I 2 C 模式下是发送停止命令,SPI 模式下是将 CLATCH 信号拉高 ), 而是立即写入下一个数据字, 不必提供其地址 控制端口自动递增每次写操作的地址, 甚至能跨越不同 RAM 和寄存器的边界 表 23 和表 25 显示了突发模式写操作的例子 Rev. B Page 3 of 52

32 表 22. 参数 RAM 读 / 写格式单地址 ) 字节 0 字节 字节 2 字节 3 字节 [4:6] chip_adr[6:0], W/R , param_adr[9:8] param_adr[7:0] 0000, param[27:24] param[23:0] 表 23. 参数 RAM 块读 / 写格式 ( 突发模式 ) 字节 0 字节 字节 2 字节 3 字节 [4:6] 字节 [7:0] 字节 [:4] chip_adr[6:0], W/R , param_adr[9:8] param_adr[7:0] 0000, param[27:24] param[23:0] 表 24. 程序 RAM 读 / 写格式 ( 单地址 ) 字节 0 字节 字节 2 字节 [3:7] chip_adr[6:0], W/R 00000, prog_adr[0:8] prog_adr[7:0] prog[39:0] < param_adr > param_adr + param_adr + 2 表 25. 程序 RAM 块读 / 写格式 ( 突发模式 ) 字节 0 字节 字节 2 字节 [3:7] 字节 [8:2] 字节 [3:7] chip_adr[6:0], W/R 00000, prog_adr[0:8] prog_adr[7:0] prog[39:0] < prog_adr > prog_adr + prog_adr + 2 表 26. 控制寄存器读 / 写格式 ( 内核 串行输出 0 串行输出 ) 字节 0 字节 字节 2 字节 3 字节 4 chip_adr[6:0], W/R 0000, reg_adr[:8] reg_adr[7:0] data[5:8] data[7:0] 表 27. 控制寄存器 RAM 读 / 写格式 (RAM 配置 串行输入 ) 字节 0 字节 字节 2 字节 3 chip_adr[6:0], W/R 0000, reg_adr[:8] reg_adr[7:0] data[7:0] 表 28. 数据采集寄存器写格式 字节 0 字节 字节 2 字节 3 字节 4 chip_adr[6:0], W/R 0000, data_capture_adr[:8] data_capture_adr[7:0] 000, progcount[0:6] progcount[5:0], regsel[:0] 2 progcount[0:0] 是数据采集发生时程序计数器的值 ( 值表由 SigmaStudio 编译器产生 ) 2 regsel[:0] 选择四个寄存器之一 ( 参见 2074 至 2075 (0x08A to 0x08B) 数据采集寄存器 部分 ) 表 29. 数据采集 ( 控制端口回读 ) 寄存器读格式 字节 0 字节 字节 2 字节 [3:5] chip_adr[6:0], W/R 0000, data_capture_adr[:8] data_capture_adr[7:0] data[23:0] 表 30. 安全加载地址寄存器写格式 字节 0 字节 字节 2 字节 3 字节 4 chip_adr[6:0], W/R 0000, safeload_adr[:8] safeload_adr[7:0] , param_adr[9:8] param_adr[7:0] 表 3. 安全加载数据寄存器写格式 字节 0 字节 字节 2 字节 3 字节 4 字节 [5:7] chip_adr[6:0], W/R 0000, safeload_adr[:8] safeload_adr[7:0] , data[27:24] data[23:0] Rev. B Page 32 of 52

33 控制寄存器映射 表 32. 寄存器映射 MSB LSB 寄存器地址 D39 D38 D37 D36 D35 D34 D33 D32 字节 D3 D30 D29 D28 D27 D26 D25 D24 D23 D22 D2 D20 D9 D8 D7 D6 十六进制十进制 数 名称 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 Default 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x 接口 0[3:6] IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 接口 0[5:0] IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 0x GPIO 引脚设置 MP MP0 MP09 MP08 MP07 MP06 MP05 MP04 MP03 MP02 MP0 MP00 0x0000 0x 辅助 ADC 数据 AA AA0 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA0 AA00 0x0000 0x080A 辅助 ADC 数据 AA AA0 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA0 AA00 0x0000 0x080B 辅助 ADC 数据 AA AA0 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA0 AA00 0x0000 0x080C 辅助 ADC 数据 AA AA0 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA0 AA00 0x0000 0x080D 保留 [39:32] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00 保留 [3:6] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 保留 [5:0] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 0x080E 保留 [39:32] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00 保留 [3:6] 保留 [5:0] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 0x080F 保留 [39:32] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00 保留 [3:6] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 保留 [5:0] RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 0x 安全加载数据 0[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00 安全加载数据 0[3:6] 安全加载数据 0[5:0] 安全加载数据 0[39:32] 安全加载数据 0[3:6] 安全加载数据 0[5:0] SD3 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD2 SD20 SD9 SD8 SD7 SD6 0x0000 SD5 SD4 SD3 SD2 SD SD0 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD0 SD00 0x0000 0x SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00 SD3 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD2 SD20 SD9 SD8 SD7 SD6 0x0000 SD5 SD4 SD3 SD2 SD SD0 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD0 SD00 0x0000 0x 安全加载数据 0[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00 安全加载数据 0[3:6] SD3 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD2 SD20 SD9 SD8 SD7 SD6 0x0000 安全加载数据 0[5:0] SD5 SD4 SD3 SD2 SD SD0 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD0 SD00 0x0000 0x 安全加载数据 0[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00 安全加载数据 0[3:6] 安全加载数据 0[5:0] SD3 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD2 SD20 SD9 SD8 SD7 SD6 0x0000 SD5 SD4 SD3 SD2 SD SD0 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD0 SD00 0x0000 0x 安全加载数据 0[39:32] SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00 安全加载数据 0[3:6] SD3 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD2 SD20 SD9 SD8 SD7 SD6 0x0000 安全加载数据 0[5:0] SD5 SD4 SD3 SD2 SD SD0 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD0 SD00 0x0000 0x 安全加载地址 SA SA0 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA0 SA00 0x0000 0x 安全加载地址 SA SA0 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA0 SA00 0x0000 0x 安全加载地址 SA SA0 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA0 SA00 0x0000 0x 安全加载地址 SA SA0 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA0 SA00 0x0000 0x 安全加载地址 SA SA0 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA0 SA00 0x0000 0x08A 数据采集 PC09 PC08 PC07 PC06 PC05 PC04 PC03 PC02 PC0 PC00 RS0 RS00 0x0000 0x08B 数据采集 PC09 PC08 PC07 PC06 PC05 PC04 PC03 PC02 PC0 PC00 RS0 RS00 0x0000 0x08C DSP 内核控制 RSVD RSVD GD GD0 RSVD RSVD RSVD AACW GPCW IFCW IST ADM DAM CR SR SR0 0x0000 0x08D 2077 保留 RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x00 0x08E 串行输出控制 0 0 OLRP OBP M/S OBF OBF0 OLF OLF0 FST TDM MSB2 MSB MSB0 OWL OWL0 0x0000 0x08F 2079 串行输入控制 ILP IBP M2 M M0 0x00 Rev. B Page 33 of 52

34 MSB LSB 寄存器地址 D39 D38 D37 D36 D35 D34 D33 D32 字节 D3 D30 D29 D28 D27 D26 D25 D24 D23 D22 D2 D20 D9 D8 D7 D6 十六进制十进制 数 名称 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 Default 0x MP 引脚配置 0[23:6] MP53 MP52 MP5 MP50 MP43 MP42 MP4 MP40 0x00 MP 引脚配置 0[5:0] MP33 MP32 MP3 MP30 MP23 MP22 MP2 MP20 MP3 MP2 MP MP0 MP03 MP02 MP0 MP00 0x0000 0x MP 引脚配置 0[23:6] MP 引脚配置 0[5:0] MP3 MP2 MP MP0 MP03 MP02 MP0 MP00 0x00 MP93 MP92 MP9 MP90 MP83 MP82 MP8 MP80 MP73 MP72 MP7 MP70 MP63 MP62 MP6 MP60 0x0000 0x 辅助 ADC RSVD RSVD RSVD RSVD RSVD RSVD FIL FIL0 AAPD VBPD VRPD RSVD D0PD DPD D2PD D3PD 0x0000 和电源控制 0x 保留 RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 0x 辅助 ADC 使能 AAEN RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 0x 保留 RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD 0x0000 0x 振荡器关断 RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD OPD RSVD RSVD 0x0000 0x DAC 设置 RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD RSVD DS DS0 0x0000 阴影表示寄存器未填充这些位置, 因此这些位置中不存在控制位 Rev. B Page 34 of 52

35 控制寄存器详解 2048 至 2055(0x0800 至 0x0807) 接口寄存器 接口寄存器在自引导模式下使用, 用来保存需要写入外部 EEPROM 的参数 下一次复位或上电时, 从 EEPROM 恢复这些参数 因此, 音量和 EQ 设置等系统参数可以在关断时保存, 然后在下次系统开启时恢复 共有 8 个 32 位接口寄存器, 可以保存 8 个 28 位 ( 加填充 0) 参数 这些寄存器保存的参数通过图形编程工具选择 在每个采样周期, 这些寄存器都会用相应的参数 RAM 数据更新一次 边沿 ( 可以设置为上升沿或下降沿 ) 触发 将接口寄存器的当前内容写入 EEPROM 详情参见 自引导 部分 在 DSP 内核控制寄存器中设置接口寄存器控制端口写入模式 (IFCW) 后, 用户就可以直接写入接口寄存器 这种模式下, 写入寄存器中的数据来自控制端口, 而不是 DSP 内核 表 33. 接口寄存器位映射 D3 D30 D29 D28 D27 D26 D25 D24 D23 D22 D2 D20 D9 D8 D7 D6 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 Default IF27 IF26 IF25 IF24 IF23 IF22 IF2 IF20 IF9 IF8 IF7 IF6 0x0000 IF5 IF4 IF3 IF2 IF IF0 IF09 IF08 IF07 IF06 IF05 IF04 IF03 IF02 IF0 IF00 0x0000 表 34 位名称 IF[27:0] 描述接口寄存器 28 位参数 Rev. B Page 35 of 52

36 2056 (0x808) GPIO 引脚设置寄存器 此寄存器允许用户通过控制端口设置 GPIO 引脚 在内核控制寄存器中设置 GPIO 引脚设置寄存器控制端口写入模 式 (GPCW) 后, 就可以直接写入或读取该寄存器的高电平或低电平设置 此寄存器每个 LRCLK 帧 (/f S ) 更新一次 表 35. GPIO 引脚设置寄存器位映射 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 默认值 MP MP0 MP09 MP08 MP07 MP06 MP05 MP04 MP03 MP02 MP0 MP00 0x0000 表 36 位名称 MP[:0] 描述通过 SPI 或 I 2 C 控制时设置多用途引脚 Rev. B Page 36 of 52

37 2057 至 2060(0x809 至 0x80C) 辅助 ADC 数据寄存器 这些寄存器保存 4 通道辅助 ADC 产生的数据 这些 ADC 具 有 8 位精度, 如果通过辅助 ADC 和电源控制寄存器的位 FIL [:0] 选择滤波, 其精度可扩展为 2 位 SigmaDSP 以. 格 式数据字读取此数据, 范围为 0 至.0 此数据字映射到 5.23 格式参数字,4 个 MSB 和 2 个 LSB 设为 0 满量程码 255 产生.0 的值 在 DSP 内核控制寄存器中设置辅助 ADC 数据寄存器控制端口写入模式 (AACW) 后, 就可以直接写入这些寄存器 表 37. 辅助 ADC 数据寄存器位映射 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 默认值 AA AA0 AA09 AA08 AA07 AA06 AA05 AA04 AA03 AA02 AA0 AA00 0x0000 表 38 位名称 AA[:0] 描述辅助 ADC 输出数据,MSB 优先 Rev. B Page 37 of 52

38 2064 至 2068(0x080 至 0x84) 安全加载数据寄存器许多应用要求微控制器实时控制信号处理参数, 如滤波器系数 混频器增益 多通道虚拟参数或动态处理曲线等 例如, 当控制双二阶滤波器时, 所有参数必须同时更新, 这样可以防止滤波器对一两个音频帧用新旧混杂的系数执行滤波, 从而避免暂时不稳定现象和需要较长时间才能消失的瞬变 为此, 使用安全加载数据寄存器将 5 个 28 位值同时加载到目标参数 RAM 地址 之所以使用 5 个寄存器, 是因为一个双二阶滤波器使用 5 个系数, 而且正如之前所述, 需要通过一次处理完成全部更新 执行安全加载操作的第一步是将参数地址写入一个安全加载地址寄存器 (2069 至 2073) 要写入的 0 位数据字是执行安全加载的参数 RAM 地址 写入此地址后, 就可以将 28 位数据字写入相应的安全加载数据寄存器 (2064 至 2068) 这些写操作的数据格式详见表 30 和表 3 表 39 显示了各地址寄存器如何映射到相应的数据寄存器 加载地址和数据寄存器后, 在内核控制寄存器中设置启动安全加载传输位, 以启动 RAM 加载 各安全加载寄存器通 过一个内核指令 ( 共 024 个 ) 加载到参数 RAM 中 因此, 为了确保 SigmaDSP 始终至少有 5 个周期可用, 程序总长度应以 09 周期 (024 减 5) 为限 启动安全加载传输位置 后, 安全加载保证在一个 LRCLK 周期 (fs = 48 khz 时为 2 μs) 内发生 安全加载逻辑自动将数据从上次安全加载操作以来已经写入的那些安全加载寄存器加载到 RAM 例如, 如果 RAM 中有两个参数需要更新, 则 5 个安全加载寄存器中仅有 2 个必须写入 启动安全加载传输位置位后, 只有这两个寄存器中的数据被发送到 RAM, 其它三个寄存器不会被发送到 RAM, 可以保持旧值或无效值 表 39. 安全加载地址和数据寄存器映射 安全加载寄存器 安全加载地址寄存器 安全加载数据寄存器 表 40. 安全加载寄存器位映射 D39 D38 D37 D36 D35 D34 D33 D32 D3 D30 D29 D28 D27 D26 D25 D24 D23 D22 D2 D20 D9 D8 D7 D6 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 默认值 SD39 SD38 SD37 SD36 SD35 SD34 SD33 SD32 0x00 SD3 SD30 SD29 SD28 SD27 SD26 SD25 SD24 SD23 SD22 SD2 SD20 SD9 SD8 SD7 SD6 0x0000 SD5 SD4 SD3 SD2 SD SD0 SD09 SD08 SD07 SD06 SD05 SD04 SD03 SD02 SD0 SD00 0x0000 表 4 位名称 SD[39:0] 描述安全加载数据 需要载入 RAM 或寄存器的数据 ( 程序 参数 寄存器内容 ) 2069 至 2073(0x085 至 0x89) 安全加载地址寄存器 表 42. 安全加载地址寄存器位映射 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 默认值 SA SA0 SA09 SA08 SA07 SA06 SA05 SA04 SA03 SA02 SA0 SA00 0x0000 表 43 位名称 SA[:0] 描述安全加载地址 需要载入 RAM 或寄存器的数据地址 Rev. B Page 38 of 52

39 2074 至 2075(0x08A 至 0x08B) 数据采集寄存器 利用 的数据采集功能, 可以将信号处理流程中任意节点的数据发送到两个可读寄存器中的一个 此功能可用于监控和显示有关内部信号电平或比较器 / 限幅器活动的信息 对于每个数据采集寄存器, 必须设置采集计数和寄存器选择 采集计数是 0 到 023 的数值, 对应于采集发生时的程序步骤编号 寄存器选择域设置 DSP 内核中的四个寄存器之一, 以便在程序计数器达到此步骤时将该信息传输到数据采集寄存器 采集的数据为 5.9 二进制补码格式, 它来自 4 个 LSB 截断后的内部 5.23 数据字 设置数据采集所必须写入的数据由 0 位程序计数索引和 2 位寄存器选择域连接而成 对应于信号处理流程中需监控的目标点的采集计数和寄存器选择值, 可以在程序编译器的输出文件中找到 采集寄存器可以通过读取位置 2074 和位置 2075 进行访问 读写数据采集寄存器的格式如表 28 和表 29 所示 表 44. 安全加载数据寄存器位映射 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 默认值 PC09 PC08 PC07 PC06 PC05 PC04 PC03 PC02 PC0 PC00 RS0 RS00 0x0000 表 45 位名称 PC[9:0] RS[:0] 描述 0 位程序计数器地址选择要传输到数据采集输出的寄存器 RS[:0] 寄存器乘法器 X 输入 (Mult_X_input) 乘法器 Y 输入 (Mult_Y_input) 乘法器 - 累加器输出 (MAC_out) 累加器反馈 (Accum_fback) Rev. B Page 39 of 52

40 2076 (0x08C) DSP 内核控制寄存器 表 46. DSP 内核控制寄存器位映射 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 Default RSVD RSVD GD GD0 RSVD RSVD RSVD AACW GPCW IFCW IST ADM DAM CR SR SR0 0x0000 表 47. DSP 内核控制寄存器 位名称 GD[:0] AACW GPCW IFCW IST ADM DAM CR SR[:0] 描述 GPIO 去抖控制 设置用作 GPIO 输入的多用途引脚的去抖时间 GD[:0] 时间 (ms) 辅助 ADC 数据寄存器控制端口写入模式 此位设为 时, 数据可以从控制端口直接写入辅助 ADC 数据寄存器 (2057 至 2060), 辅助 ADC 数据寄存器忽略多用途引脚的设置 GPIO 引脚设置寄存器控制端口写入模式 此位设为 时, 用户可以直接从控制端口写入 GPIO 引脚设置寄存器 (2056), 此寄存器忽略多用途引脚的输入设置 接口寄存器控制端口写入模式 此位设为 时, 数据可以从控制端口直接写入接口寄存器 (2048 至 2055) 在该状态下, 接口寄存器不从 SigmaDSP 程序写入 启动安全加载传输 此位设为 将启动对参数 RAM 的安全加载传输 操作完成时, 此位自动清零 安全加载寄存器共有 5 对 ( 地址 / 数据 ), 只有那些自上次安全加载事件以来已经写入的寄存器才会被传输到参数 RAM ADC 静音 此位可以使 ADC 的输出静音 此位默认值为 0, 低电平有效 ; 要从 ADC 发送音频信号, 必须将其置 DAC 静音 此位可以使 DAC 的输出静音 此位默认值为 0, 低电平有效 ; 要从 DAC 发送音频信号, 必须将其置 内部寄存器清零 此位默认值为 0, 低电平有效 要使信号通过 SigmaDSP 内核, 必须将其置 采样速率 这些位设置每个采样的 DSP 指令数, 以及 工作时的采样速率 默认设置为, 每个音频采样有 024 个指令 此设置应与 48 khz 和 44. khz 等采样速率一起使用 采用 2 设置时, 每帧的指令数减半至 52,ADC 和 DAC 以 96 khz 标称采样速率工作 采用 4 设置时, 每个周期有 256 个指令, 转换器以 92 khz 采样速率工作 SR[:0] 设置 (024 指令 ) 2 (52 指令 ) 4 (256 指令 ) 保留 Rev. B Page 40 of 52

41 2078 (0x08E) 串行输出控制寄存器 表 48. 串行输出控制寄存器位映射 D5 D4 D3 D2 D D0 D9 D8 D7 D6 D5 D4 D3 D2 D D0 Default 0 0 OLRP OBP M/S OBF OBF0 OLF OLF0 FST TDM MSB2 MSB MSB0 OWL OWL0 0x0000 表 49 位名称 OLRP OBP M/S OBF[:0] OLF[:0] FST TDM MSB[2:0] OWL[:0] 描述 OUTPUT_LRCLK 极性 此位设为 0 时, 左声道数据在 OUTPUT_LRCLK 为低电平时输出, 右声道数据在 OUTPUT_LRCLK 为高电平时输出 此位设为 时, 右声道数据在 OUTPUT_LRCLK 为低电平时输出, 左声道数据在 OUTPUT_LRCLK 为高电平时输出 OUTPUT_BCLK 极性 此位控制输出数据在位时钟的哪一个边沿输出 此位设为 0 时, 数据在 OUTPUT_BCLK 的下降沿改变 ; 此位设为 时, 数据在上升沿改变 OUTPUT_BCLK 频率 ( 仅限主机模式 ) 输出端口用作时钟主机时, 这些位设置输出位时钟的频率 ; 位时钟是内部 024 f S 时钟 (f S = 48 khz 时为 MHz) 的分频输出 OUTPUT_BCLK 频率 ( 仅限主机模式 ) 输出端口用作时钟主机时, 这些位设置输出位时钟的频率 ; 位时钟是内部 024 f S 时钟 (f S = 48 khz 时为 MHz) 的分频输出 OBF[:0] 设置 00 内部时钟 /6 0 内部时钟 /8 0 内部时钟 /4 内部时钟 /2 OUTPUT_LRCLK 频率 ( 仅限主机模式 ) 输出端口用作时钟主机时, 这些位设置 OUTPUT_LRCLK 引脚上的输出字时钟的频率 ; 字时钟是内部 024 f S 时钟 (f S = 48 khz 时为 MHz) 的分频输出 OLF[:0] 设置 00 内部时钟 /024 0 内部时钟 /52 0 内部时钟 /256 保留帧同步类型 此位设置 OUTPUT_LRCLK 引脚上的信号类型 此位设为 0 时, 信号是 50% 占空比的字时钟 ; 此位设为 时, 信号是数据帧开始时持续一个位时钟的脉冲 TDM 使能 此位设为 时, 输出端口从四路串行立体声输出变为 SDATA_OUT0 引脚 (MP6) 上的一路 8 通道 TDM 输出流 MSB 位置 这三位设置数据 MSB 相对于 LRCLK 边沿的位置 的数据输出始终是 MSB 优先 MSB[2:0] 设置 000 延迟 00 延迟 0 00 延迟 8 0 延迟 2 00 延迟 6 0 保留 保留输出字长 这些位设置输出数据字的字长 LSB 之后的所有位设为 0 OWL[:0] 设置 保留 Rev. B Page 4 of 52

42 2079 (0x08F) 串行输入控制寄存器 表 50. 串行输入控制寄存器位映射 D7 D6 D5 D4 D3 D2 D D0 Default ILP IBP M2 M M0 0x00 表 5 位名称 ILP IBP M[2:0] 描述 INPUT_LRCLK 极性 此位设为 0 时,SDATA_INx 引脚上的左声道数据在 INPUT_LRCLK 为低电平时输入, 右声道数据在 INPUT_LRCLK 为高电平时输入 此位设为 时, 这些通道的输入时序相反 在 TDM 模式下, 此位设为 0 时, 数据从 INPUT_LRCLK 引脚下降沿后的下一个适当的 BCLK 沿 ( 在此寄存器的位 3 中设置 ) 开始输入 ; 此位设为 时, 输入数据在字时钟 (INPUT_LRCLK) 上升沿后的 BCLK 沿有效 INPUT_LRCLK 也可以不用时钟, 而是采用脉冲输入工作 这种情况下, 利用脉冲的第一个边沿启动数据帧 此极性位设为 0 时, 应使用低电平脉冲 ; 设为 时, 应使用高电平脉冲 INPUT_BCLK 极性 此位控制输入数据在位时钟的哪一个边沿改变, 以及在哪一个边沿输入 此位设为 0 时, 数据在 INPUT_BCLK 的下降沿改变 ; 此位设为 时, 数据在上升沿改变 串行输入模式 这两位控制输入端口期望收到的数据格式 此控制寄存器的位 3 和位 4 会覆盖位 [2:0] 的设置, 因此, 为在某些模式下能够正常工作, 所有四位必须一同改变 这些模式的时钟图见图 32 图 33 和图 34 注意, 对于左对齐和右对齐模式,LRCLK 极性先高后低, 与 ILP 的默认设置相反 当这些位设为接受 TDM 输入时, 数据在 ILP 定义的边沿后开始 TDM 数据流应通过 SDATA_IN0 引脚输入 图 35 显示了一个 TDM 流, 它具有高转低触发的 LRCLK, 数据在 BCLK 的下降沿改变 要求各数据槽的 MSB 从槽开始起延迟一个 BCLK, 就像在立体声 I 2 S 格式中一样 在 TDM 模式下, 通道 0 至通道 3 是帧的前半部分, 通道 4 至通道 7 是帧的后半部分 图 36 显示的是一个采用脉冲字时钟工作的 TDM 流示例, 用于在辅助模式下与 ADI 公司的编解码器接口 要在这种模式下使用输入或输出串行端口, 的帧应设置为从 LRCLK 的上升沿开始, 在 BCLK 的下降沿改变数据, 并从字时钟开始起将 MSB 位置延迟一个 BCLK M[2:0] 设置 I 2 S 左对齐 TDM 右对齐,24 位右对齐,20 位右对齐,8 位右对齐,6 位保留 Rev. B Page 42 of 52