目录特性... 应用... 功能框图... 修订历史... 3 概述... 4 技术规格... 5 数字时序规格... 8 绝对最大额定值... 热阻... ESD 警告... 引脚配置和功能描述... 2 工作原理... 7 系统框图... 7 概览... 8 初始化... 2 主时钟和 PLL.

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1 特性完全可编程的音频数字信号处理器 (DSP), 可改善声音处理性能可利用专有图形编程工具 SigmaStudio 开发自定义信号流程 SigmaDSP 内核频率 :72 MHz; 每个样本指令数 :3584 (48 khz) 4k 参数 RAM,8k 数据 RAM 灵活的音频路由矩阵 (FARM) 24 通道数字输入和输出最多 8 个立体声异步采样速率转换器 ( 采样比范围 ::8 至 7.75:, 动态范围 :39 db) 立体声 S/PDIF 输入和输出支持串行和 TDM I/O,f S 最高可达 92 khz 多通道字节可寻址 TDM 串行端口数字音频延迟池 :7 ms(48 khz 时 ) 时钟振荡器可从晶振产生主时钟 PLL 用于从公共音频时钟产生内核时钟 SPI/I 2 C* SELFBOOT SigmaDSP 数字音频处理器, 内置灵活的音频路由矩阵 功能框图 MP[:4] ADAU442/ADAU445/ADAU446 I 2 C 和 SPI 控制接口独立操作从串行 EEPROM 自引导 4 通道 位辅助控制 ADC 多用途引脚用于数字控制和输出轻松实现可用的第三方算法片内调节器用于从 3.3 V 电源产生.8 V 引脚 TQFP 和 LQFP 封装温度范围 :-4 至 +5 应用汽车音频处理音响主机导航系统后座娱乐系统 DSP 放大器 ( 音响系统放大器 ) 商用音频处理 MP[3:]/ ADC[3:] XTALI XTALO ADAU442/ ADAU445/ ADAU446.8V REGULATOR I 2 C/SPI CONTROL INTERFACE AND SELF-BOOT MP/ AUX ADC PLL CLOCK OSCILLATOR CLKOUT SPDIFI S/PDIF RECEIVER PROGRAMMABLE AUDIO PROCESSOR CORE S/PDIF TRANSMITTER SPDIFO SDATA_IN[8:] (24-CHANNEL DIGITAL AUDIO INPUT) SERIAL DATA INPUT PORT ( 9) FLEXIBLE AUDIO ROUTING MATRIX (FARM) UP TO 6 CHANNELS OF ASYNCHRONOUS SAMPLE RATE CONVERTERS SERIAL DATA OUTPUT PORT ( 9) SDATA_OUT[8:] (24-CHANNEL DIGITAL AUDIO OUTPUT) BIT CLOCK (BCLK) FRAME CLOCK (LRCLK) SERIAL CLOCK DOMAINS ( 2) BIT CLOCK (BCLK) FRAME CLOCK (LRCLK) *SPI/I 2 C = THE ADDR, CLATCH, SCL/CCLK, SDA/COUT, AND ADDR/CDATA PINS. THERE ARE 2 BIT CLOCKS (BCLK[:]) AND 2 FRAME CLOCKS (LRCLK[:]) IN TOTAL. OF THE 2 CLOCKS, SIX ARE ASSIGNABLE, THREE MUST BE OUTPUTS, AND THREE MUST BE INPUTS. Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. 图 One Technology Way, P.O. Box 96, Norwood, MA , U.S.A. Tel: Fax: Analog Devices, Inc. All rights reserved. ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册 7696-

2 目录特性... 应用... 功能框图... 修订历史... 3 概述... 4 技术规格... 5 数字时序规格... 8 绝对最大额定值... 热阻... ESD 警告... 引脚配置和功能描述... 2 工作原理... 7 系统框图... 7 概览... 8 初始化... 2 主时钟和 PLL... 2 电压调节器 SRC 群延迟 控制端口 串行数据输入 / 输出... 3 串行输入端口 串行输入端口模式和设置 串行输出端口... 4 串行输出端口模式和设置 灵活的音频路由矩阵 (FARM) 灵活的音频路由矩阵模式和设置 异步采样速率转换器 ASRC 模式和设置 DSP 内核... 6 DSP 内核模式和设置... 6 可靠性 RAM S/PDIF 接收器和发射器 S/PDIF 模式和设置 多用途引脚 多用途引脚模式和设置 辅助 ADC... 7 辅助 ADC 模式和设置... 7 与其它器件接口... 7 驱动强度模式和设置... 7 灵活的 TDM 模式 串行输入的灵活 TDM 接口模式和设置 串行输出的灵活 TDM 接口模式和设置 软件特性... 8 软件安全加载... 8 软件压摆... 8 全局 RAM 和寄存器映射 寄存器地址映射概览 寄存器地址映射详情 应用信息 布局建议 典型应用原理图 外形尺寸 订购指南 Rev. C Page 2 of 92

3 修订历史 2 年 9 月 修订版 B 至修订版 C 增加表 ; 重新排序... 4 更改 系统初始化序列 部分... 2 更改表 更改图 更改 EEPROM 格式 部分... 3 更改表 更改表 更改 立体声 ASRC[3:] 锁定状态和静音寄存器 ( 地址 xe) 立体声 ASRC[3:] 静音调节禁用寄存器 ( 地址 xe3) 和 立体声 ASRC[7:4] 锁定状态和静音寄存器 ( 地址 xe4) 部分 58 更改 架构 部分和图 更改 内核运行寄存器 ( 地址 xe228) 部分...6 更改表 更改表 更改 多用途引脚 部分和表 年 4 月 修订版 A 至修订版 B 增加 ADAU442 通篇... 通篇更改 概述 部分...4 更改表...5 增加表 2; 重新排序...6 更改表 4... 更改 概览 部分...6 更改 上电序列 部分 系统初始化序列 部分和表 更改 数字字节 部分...28 更改 串行时钟域 部分...33 更改 灵活的音频路由矩阵 输入端 部分...47 更改 ASRC 输入选择对 [7:] 寄存器 ( 地址 xe8 至地址 xe87) 部分 更改 ASRC 输出速率位 ( 位 [5:]) 部分...54 更改 立体声 ASRC[3:] 锁定状态和静音寄存器 ( 地址 xe) 部分...57 更改 立体声 ASRC[7:4] 锁定状态和静音寄存器 ( 地址 xe4) 部分...58 更改 S/PDIF 发射器 部分...64 更改 多用途引脚 部分...68 增加 多用途引脚值寄存器 ( 地址 x29a 至地址 x2a5) 部分和表 66; 重新序...68 更改表 更改 订购指南 部分 年 4 月 修订版 至修订版 A 增加 ADAU 通篇 增加 LQFP 通篇表 中增加 ADAU446 的最小数字电流 () ADAU446 的最大数字电流 () 以及 ADAU446 工作期间的 AVDD 和 PVDD 等参数... 5 更改表 更改 概览 部分...6 更改表 更改 电压调节器 部分...23 更改 EEPROM 格式 部分...28 更改 串行时钟域 部分...32 更改 灵活的音频路由矩阵 输入端 部分 ; 增加图 4; 重新排序...46 更改 立体声 ASRC 路由概览 部分...47 更改 ASRC 输入选择对 [7:] 寄存器 ( 地址 xe8 至地址 xe87) 部分...5 更改 ASRC 输出速率位 ( 位 [5:]) 部分...53 更改 串行输出数据选择器位 ( 位 [5:]) 部分...55 更改 ASRC 模式和设置 部分...56 增加表 43; 重新排序...6 更新 外形尺寸...9 更改 订购指南 年 月 - 版本 : 初始版 Rev. C Page 3 of 92

4 概述 ADAU442/ADAU445/ADAU446 均为增强型音频处理器, 可以非常灵活地路由所有输入和输出信号 SigmaDSP 内核具有下列特性 : 完全 28 位处理 ( 双精度模式下为 56 位 ), 同步加载参数以确保滤波器稳定, 以及利用 SigmaStudio 工具实现 % 编码效率 系统设计人员可以利用这款 DSP, 通过扬声器均衡 多频段压缩 限幅和第三方算法来弥补扬声器 功放和听音环境的实际限制, 从而明显改善音质体验 借助灵活的音频路由矩阵 (FARM), 用户可以多路复用多个来源 以各种不同采样速率进出 SigmaDSP 内核的输入, 从而简化音频系统中的信号路由和时钟问题 FARM 包含最多八个立体声异步采样速率转换器 ( 取决于器件型号 ) 索尼 / 飞利浦数字互连格式 (S/PDIF) 输入和输出, 以及串行 (I 2 S) 和时分多路复用 (TDM) I/O 任何一路输入均可路由至 SigmaDSP 内核或任何一个异步采样速率转换器 (ASRC) 同样, 任何一路输出信号均可从 SigmaDSP 内核或任何一路 ASRC 输出获得 这种路由方案可以随时通过控制寄存器进行修改, 赋予音频系统极大的灵活性 ADAU442 ADAU445 和 ADAU446 仅 ASRC 功能和封装不同 ADAU442/ADAU445 内置 6 通道 ASRC, 采用 TQFP 封装, 而 ADAU446 则不含 ASRC, 采用 LQFP 封装 ADAU442 可以处理 9 个时钟域,ADAU445 可以处理 3 个时钟域,ADAU446 则可以处理 个时钟域 ADAU442/ADAU445/ADAU446 可通过两种工作模式进行控制 : 通过 SPI/I 2 C 端口加载和动态更新芯片的设置, 或者在无微控制器的系统中,DSP 从外部 EEPROM 自行引导 另外还有一些多功能 (MP) 引脚, 可以用作通用数字 I/O, 或者用作 4 通道辅助控制 ADC 的输入 SigmaStudio 图形开发环境支持 ADAU442/ADAU445/ADAU446 该软件含有 FIR 和 IIR 滤波器 动态处理器 混频器 低层次 DSP 功能以及第三方算法等音频处理模块, 可快速开发自定义信号流程 表. 器件 ASRC 通道 ASRC 时钟域 封装 ADAU TQFP ADAU TQFP ADAU446 不适用 LQFP Rev. C Page 4 of 92

5 技术规格除非另有说明,AVDD = 3.3 V, =.8 V,PVDD = 3.3 V, = 3.3 V,T A = 25 C, 主时钟输入 = MHz, 内核时钟 f CORE = MHz,I/O 引脚设置为 2 ma 驱动设置 ADAU442/ADAU445/ADAU446 表 2. 参数 最小值 典型值 最大值 单位 测试条件 / 注释 模拟性能 AVDD = 3.3 V ± %. 辅助模拟输入分辨率 位 满量程模拟输入 AVDD V 积分非线性 (INL) LSB 微分非线性 (DNL) LSB 增益误差 LSB 输入阻抗 2 kω 采样速率 fcore/896 khz 4: 多路复用输入, 各通道均处于 f CORE/3584 对于 f CORE = MHz, 各通道均以 48 khz 的频率进行采样 电源电源电压模拟电压 (AVDD) V 数字电压 () V PLL 电压 (PVDD) V 电压 () V 电源电流模拟电流 (AVDD) 2 ma PLL 电流 (PVDD) ma I/O 电流 () ma 取决于活跃串行端口数量 时钟引脚和外部负载的特性 数字电流 () ADAU442 典型程序 335 ma 测试程序包括 6 通道 I/O, 各通道 频段 EQ 且所有 ASRC 处于活跃状态 最简程序 5 ma 测试程序包括 2 通道 I/O, 各通道 频段 EQ ADAU445 典型程序 27 ma 测试程序包括 6 通道 I/O, 各通道 频段 EQ 且所有 ASRC 处于活跃状态 最简程序 5 ma 测试程序包括 2 通道 I/O, 各通道 频段 EQ ADAU446 典型程序 35 ma 测试程序包括 6 通道 I/O, 各通道 频段 EQ 且所有 ASRC 处于活跃状态 最简程序 测试程序包括 2 通道 I/O, 各通道 频段 EQ 异步采样速率 转换器动态范围 39 db A 加权,2 Hz 至 2 khz I/O 采样速率 6 92 khz Rev. C Page 5 of 92

6 参数 最小值 典型值 最大值 单位 测试条件 / 注释 I/O 采样速率比 :8 7.75: 总谐波失真加噪声 (THD + N) 33 2 db 晶振 跨导 4 ms 2 调节器 电压 V 最大 5 ma 负载 要计算群延迟, 请参见 SRC 群延迟 部分 2 调节器规格利用电路中的 On Semiconductor NJT43P 晶体管计算 除非另有说明,AVDD = 3.3 V ± %, =.8 V ± %,PVDD = 3.3 V, = 3.3 V ± %,T A = 4 C 至 +5 C, 主时钟输入 = MHz, 内核时钟 f CORE = MHz,I/O 引脚设置为 2 ma 驱动设置 表 3. 参数 最小值 典型值 最大值 单位 测试条件 / 注释 模拟性能 AVDD = 3.3 V ± %. 辅助模拟输入 分辨率 Bits 满量程模拟输入 AVDD V 积分非线性 (INL) LSB 微分非线性 (DNL) LSB 增益误差 LSB 输入阻抗 2 kω 采样速率 fcore/896 khz 4: 多路复用输入, 各通道 均处于 f CORE/3584 对于 f CORE = MHz, 各通道均以 48 khz 的频率进行采样 数字 I/O 输入高电压 (V IH).7 V 除 SPDIFI 外的数字输入引脚 输入低电压 (V IL).3 V 处 SPDIFI 外的数字输入引脚 3.3 V 时的输入高漏电流 (IIH) 2 +2 µa 除 MCLK 和 SPDIFI 外的数字输入引脚 MCLK and SPDIFI µa MCLK. 6 4 µa SPDIFI. V 时的输入低漏电流 (I IL) 85 µa 所有其他引脚 2 +2 µa CLKMODEx, RSVD, PLLx, RESET µa MCLK. 4 6 µa SPDIFI. 高电平输出电压 (V OH).85 V IOH = ma. 低电平输出电压 (V OL). V IOL = ma. 输入电容 (C I) 5 pf 通过设计保证 多用途引脚输出驱动 2 ma 这些引脚并非设计用于吸取静态电流, 不应直接驱动 LED 电源电源电压模拟电压 (AVDD) V 数字电压 () V PLL 电压 (PVDD) V 电压 () V 电源电流模拟电流 (AVDD) 2 ma Rev. C Page 6 of 92

7 参数 最小值 典型值 最大值 单位 测试条件 / 注释 PLL 电流 (PVDD) ma I/O 电流 () ma 极大取决于活跃串行端口 数量 时钟引脚和外部负 载的特性 最大数字电流 () ADAU ma 测试程序包括 24 通道 I/O, 并充分利用程序 RAM ADAU ma 测试程序包括 24 通道 I/O, 并充分利用程序 RAM ADAU ma 测试程序包括 24 通道 I/O, 并充分利用程序 RAM 功耗 ADAU442 工作期间的 AVDD 和 PVDD ADAU445 工作期间的 AVDD 和 PVDD ADAU446 工作期间的 AVDD 和 PVDD 96 mw 所有电源均为标称值的 +%, 且测量结果不包括 78 mw 所有电源均为标称值 的 +%, 且测量结果 不包括 675 mw 所有电源均为标称值的 +%, 且测量结果不 包括 复位, 所有电源 94 mw 异步采样速率 2 转换器动态范围 39 db A 加权,2 Hz 至 2 khz I/O 采样速率 6 92 khz I/O 采样速率比 :8 7.75: 总谐波失真加噪声 (THD + N) 33 2 db 晶振跨导 4 ms 3 调节器 电压 V 最大 5 ma 负载 SPDIFI 输入电压范围超过了 S/PDIF 的规格要求 2 要计算群延迟, 请参见 SRC 群延迟部分 3 调节器规格利用电路中的 On Semiconductor NJT43P 晶体管计算 Rev. C Page 7 of 92

8 数字时序规格 T A = 4 C 至 +5 C, =.8 V, = 3.3 V 表 4. 参数 最小值 最大值 单位 描述 主时钟 fmp MHz 主时钟 (MCLK) 频率 请参见 主时钟和 PLL 部分 tmp ns 主时钟 (MCLK) 周期 请参见 主时钟和 PLL 部分 tmd % 主时钟 (MCLK) 占空比 CLKOUT 抖动 25 ps 相邻周期间均方根平均值 内核时钟 fcore MHz DSP 内核时钟频率 串行端口 fbclk MHz BCLK 频率 tbclk 4.69 ns BCLK 周期 tbil 3 ns BCLKx 低电平脉冲宽度, 从机模式 tbih 3 ns BCLKx 高电平脉冲宽度, 从机模式 tlis 2 ns LRCLKx 至 BCLKx 输入上升沿建立时间, 从机模式 tlih 2 ns BCLKx 输入上升沿至 LRCLKx 保持时间, 从机模式 tsis ns SDATA_Inx 至 BCLKx 输入上升沿建立时间 tsih ns BCLKx 输入上升沿至 SDATA_Inx 保持时间 tts 5 ns BCLKx 输出下降沿至 LRCLKx 输出时序偏斜 tsods 3 ns BCLKx 输出下降沿至 SDATA_OUTx 延迟时间, 从机模式 tsodm 3 ns BCLKx 输出下降沿至 SDATA_OUTx 延迟时间, 主机模式 SPI 端口 fcclk write 32 MHz CCLK 频率 2 fcclk read 6 MHz CCLK 频率 2 tccpl 2 ns CCLK 低电平脉冲宽度 tccph 2 ns CCLK 高电平脉冲宽度 tcls ns CLATCH 至 CCLK 上升沿建立时间 tclh 35 ns CCLK 上升沿至 CLATCH 保持时间 tclph 2 ns CLATCH 高电平脉冲宽度 tcldly 2 ns CLATCH 低电平脉冲之间的最短延迟时间 tcds ns CDATA 至 CCLK 上升沿建立时间 tcdh 35 ns CCLK 上升沿至 CDATA 保持时间 tcov 4 ns CCLK 下降沿至 COUT 有效输出延迟时间 I 2 C 端口 fscl 4 khz SCL 时钟频率 tsclh.6 µs SCL 高电平脉冲宽度 tscll.3 µs SCL 低电平脉冲宽度 tscs.6 µs 开始和重复起始条件的建立时间 tsch.6 µs 起始条件保持时间 tds ns 数据建立时间 tdh.9 µs 数据保持时间 tsclr 3 ns SCL 上升时间 tsclf 3 ns SCL 下降时间 tsdr 3 ns SDA 上升时间 tsdf 3 ns SDA 下降时间 tbft.3 µs 停止与起始条件之间的总线空闲时间 多用途引脚和复位 fmp fs/2 Hz MPx 最大开关速率 tmpil.5 /fs,normal µs 在内核读取高 / 低值前的 MPx 引脚输入延迟时间 通过设计保证 trlpw ns RESET 低电平脉冲宽度 2 所有时序规格均相对于串行音频输入端口和串行音频输出端口的默认状态 (I 2 S) 而言 ( 参见表 26 和表 3) 2 SPI CCLK 最大时钟频率取决于电路板上的电流驱动强度和容性负载 Rev. C Page 8 of 92

9 数字时序图 BCLKx INPUT t BIH t BIL t LIH LRCLKx INPUT t LIS SDATA_INx LEFT-JUSTIFIED MODE t SIS MSB MSB t SIH SDATA_INx I 2 S MODE t SIS MSB t SIH SDATA_INx RIGHT-JUSTIFIED MODE 8-BIT CLOCKS (24-BIT DATA) 2-BIT CLOCKS (2-BIT DATA) 4-BIT CLOCKS (8-BIT DATA) t SIS MSB t SIH t SIS LSB t SIH 6-BIT CLOCKS (6-BIT DATA) 图 2. 串行输入端口时序 BCLKx OUTPUT t BIH t BIL t TS LRCLKx OUTPUT SDATA_OUTx LEFT-JUSTIFIED MODE t SODS t SODM MSB MSB SDATA_OUTx I 2 S MODE t SODS t SODM MSB SDATA_OUTx RIGHT-JUSTIFIED MODE t SODS t SODM MSB LSB 8-BIT CLOCKS (24-BIT DATA) 2-BIT CLOCKS (2-BIT DATA) 4-BIT CLOCKS (8-BIT DATA) 6-BIT CLOCKS (6-BIT DATA) 图 3. 串行输出端口时序 Rev. C Page 9 of 92

10 t CLS t CLH t CCPL t CLPH CLATCH t CCPH CCLK CDATA t CDH t CDS COUT t COV 图 4. SPI 端口时序 t SCH t DS t SCH SDA t SCLR t SCLH SCL t SCLL t SCLF t SCS t BFT 图 5. I 2 C 端口时序 t MP MCLK RESET t RLPW 图 6. 主时钟和复位时序 Rev. C Page of 92

11 绝对最大额定值 表 5. 参数 额定值 至地 V 至 2.2 V AVDD 至地 V 至 4. V 至地 V 至 4. V 数字输入 DGND.3 V 至 +.3 V 最高环境温度 4 C 至 +5 C 最高结温 5 C 存储温度范围 65 C 至 +5 C 焊接 ( 秒 ) 3 C 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下, 器件能够正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 热阻 θ JA 针对最差条件, 即器件焊接在电路板上实现表贴封装 表 6. 热阻封装类型 θja θjc 单位 引脚 TQFP C/W 引脚 LQFP C/W ESD 警告 ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利的或专有的保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 Rev. C Page of 92

12 引脚配置和功能描述 SDATA_IN3 SDATA_OUT LRCLK4 BCLK4 SDATA_IN4 SDATA_OUT LRCLK5 BCLK5 SDATA_IN5 SDATA_OUT2 DGND LRCLK6 BCLK6 SDATA_IN6 SDATA_OUT3 LRCLK7 BCLK7 SDATA_IN7 SDATA_OUT4 LRCLK8 DGND DGND BCLK3 LRCLK3 SDATA_IN2 BCLK2 LRCLK2 SDATA_IN BCLK LRCLK SDATA_IN BCLK DGND LRCLK MP MP MP9 MP8 ADDR CLATCH SCL/CCLK SDA/COUT ADDR/CDATA PIN ADAU442/ADAU445/ADAU446 TOP VIEW (Not to Scale) BCLK8 SDATA_IN8 SDATA_OUT5 LRCLK9 BCLK9 SDATA_OUT6 LRCLK BCLK SDATA_OUT7 LRCLK BCLK DGND SDATA_OUT8 PLL PLL MP/ADC MP/ADC MP2/ADC2 MP3/ADC3 RESET CLKOUT DGND DGND SELFBOOT CLKMODE CLKMODE RSVD PLL2 MP7 MP6 MP5 MP4 DGND VDRIVE XTALO XTALI PLL_FILT PVDD PGND SPDIFI SPDIFO AVDD AGND 表 7. 引脚功能描述 NOTES. THE EXPOSED PAD DOES NOT HAVE AN INTERNAL ELECTRICAL CONNECTION TO THE INTEGRATED CIRCUIT, BUT SHOULD BE CONNECTED TO THE GROUND PLANE OF THE PCB FOR PROPER HEAT DISSIPATION. 引脚编号引脚名称类型 描述 图 7. 引脚配置, 3, 26, 38, 5, 62, 76, 88 2, 4, 27, 39, 52, 63, 77, 89 DGND PWR 数字地 AGND DGND 和 PGND 引脚应在一个公共接地层上直接相连 DGND 引脚应通过一个 nf 电容去耦至 引脚 PWR 输入和输出电源 此引脚的电压设置数字输入引脚上应当出现的最高输入电压 此引脚还是控制时钟 数据 控制端口和 MP 引脚的数字输出信号的电源 应始终设置为 3.3 V 此引脚吸取的电流是可变的, 因为它取决于数字输出的负载 3 BCLK3 D_IO 位时钟 输入 / 输出时钟域 3 此引脚是双向引脚, 其方向取决于 输入 / 输出时钟域 3 是作为主机还是作为从机 不用时可断开 4 LRCLK3 D_IO 帧时钟 输入 / 输出时钟域 3 此引脚是双向引脚, 其方向取决于 输入 / 输出时钟域 3 是作为主机还是作为从机 不用时可断开 5 SDATA_IN2 D_IN 串行数据端口 2 输入 不用时可断开 Rev. C Page 2 of 92

13 引脚编号 引脚名称 类型 描述 6 BCLK2 D_IO 位时钟 输入时钟域 2 此引脚是双向引脚, 其方向取决于输入时钟域 2 是作为主机还是 作为从机 不用时可断开 7 LRCLK2 D_IO 帧时钟 输入时钟域 2 此引脚是双向引脚, 其方向取决于输入时钟域 2 是作为主机还是 作为从机 不用时可断开 8 SDATA_IN D_IN 串行数据端口 输入 不用时可断开 9 BCLK D_IO 位时钟 输入时钟域 此引脚是双向引脚, 其方向取决于输入时钟域 是作为主机还是 作为从机 不用时可断开 LRCLK D_IO 帧时钟 输入时钟域 此引脚是双向引脚, 其方向取决于输入时钟域 是作为主机还是 作为从机 不用时可断开 SDATA_IN D_IN 串行数据端口 输入 不用时可断开 2 BCLK D_IO 位时钟 输入时钟域 此引脚是双向引脚, 其方向取决于输入时钟域 是作为主机还是 作为从机 不用时可断开 5 LRCLK D_IO 帧时钟 输入时钟域 此引脚是双向引脚, 其方向取决于输入时钟域 是作为主机还是 作为从机 不用时可断开 6 MP D_IO 多用途通用输入 / 输出 不用时可断开 7 MP D_IO 多用途通用输入 / 输出 不用时可断开 8 MP9 D_IO 多用途通用输入 / 输出 不用时可断开 9 MP8 D_IO 多用途通用输入 / 输出 不用时可断开 2 ADDR D_IN I 2 C 和 SPI 的地址 在 I 2 C 模式下, 此引脚与 ADDR 配合使用, 允许最多四个 ADAU442/ADAU445/ADAU446 器件共用同一条 I 2 C 总线 在 SPI 模式下, 无论是将 ADDR 设置为低电平还是高电平, 一个通用 SPI 锁存信号最多可支持两个 IC 2 CLATCH D_IN SPI 锁存信号 在 SPI 处理开始时必须变为低电平, 在处理结束时必须变为高电平 完成每 次 SPI 处理所需的 CCLK 周期数可能不同, 具体取决于 SPI 处理开始时发送的地址和读 / 写 位 不用时应接地, 且最好是通过一个 kω 下拉电阻 22 SCL/CCLK D_IN 串行时钟 / 连续时钟 在 I 2 C 模式下, 此引脚用作 SCL 并始终为开集输入, 但自引导模式下 除外, 那时为开集输出 (I 2 C 主机 ) 连接到此引脚的线路应有 2. kω 上拉电阻 在 SPI 模式 下, 此引脚用作 CCLK 并作为输入引脚, 既可以连续工作, 也可以在 SPI 处理间隙关断 23 SDA/COUT D_IO 串行数据 / 连续输出 在 I 2 C 模式下, 此引脚用作 SDA 并为双向开集 连接到 SDA 引脚的线 路应有 2. kω 上拉电阻 在 SPI 模式下, 此引脚用作 COUT 并用于回读寄存器和存储器位 置 当 SPI 读取非活动时,COUT 引脚处于三态 24 ADDR/CDATA D_IN 地址 / 连续数据 在 I 2 C 模式下, 此引脚用作 ADDR, 并与 ADDR 一起设置 IC 的 I 2 C 地址 这样可允许最多四个 ADAU442/ADAU445/ADAU446 器件共用同一条 I 2 C 总线 在 SPI 模 式下, 此引脚用作 CDATA 并为 SPI 数据输入 25, 37, PWR.8 V 数字电源 既可以由外部提供, 也可以利用片内.8 V 调节器从 3.3 V 电源产生 每个 5, 75, 引脚应通过一个 nf 电容去耦至 DGND 87, 28 SELFBOOT D_IN 自引导选择 使 ADAU442/ADAU445/ADAU446 可以由控制端口进行控制, 或者执行自 引导 当 ADAU442/ADAU445/ADAU446 退出复位时, 将此引脚设置为高电平 ( 即 ) 会启 动自引导操作 此引脚可以直接连到电压源或地, 或者通过电阻上拉 / 下拉 29 CLKMODE D_IN 输出时钟模式 此引脚与 CLKMODE 一起设置 CLKOUT 信号的频率 3 CLKMODE D_IN 输出时钟模式 此引脚与 CLKMODE 一起设置 CLKOUT 信号的频率 3 RSVD D_IN 保留 将此引脚接地, 且最好是通过一个 kω 下拉电阻 32 PLL2 D_IN PLL 模式选择引脚 2 33 MP7 D_IO 多用途通用输入 / 输出 不用时可断开 Rev. C Page 3 of 92

14 引脚编号 引脚名称 类型 描述 34 MP6 D_IO 多用途通用输入 / 输出 不用时可断开 35 MP5 D_IO 36 MP4 D_IO 4 VDRIVE A_OUT 4 XTALO A_OUT 多用途通用输入 / 输出 不用时可断开 多用途通用输入 / 输出 不用时可断开 调节器驱动 为.8 V 调节器提供驱动电流 电压调节器外部 PNP 晶体管的基极由 VDRIVE 驱动 晶振输出 此引脚与晶振之间应连接一个 Ω 阻尼电阻 此输出不应用来将一个时钟直接驱动 至另一个 IC;CLKOUT 引脚就是出于此目的而设 如果不使用晶振, 可断开 XTALO 引脚 42 XTALI A_IN 晶振输入 此引脚为 ADAU442/ADAU445/ADAU446 提供主时钟 如果 ADAU442/ADAU445/ADAU446 在系统中生成主时钟, 此引脚应连接到晶振电路 如果 ADAU442/ADAU445/ADAU446 用作外部主时钟的从机, 则此引脚应连接到另一个 IC 生成的 主时钟信号 43 PLL_FILT A_OUT 44 PVDD PWR 45 PGND PWR 锁相环滤波器 必须将两个电容和一个电阻连接到此引脚, 如图 所示 锁相环电源 为 PLL 提供 3.3 V 电源 此引脚应通过一个 nf 电容去耦至 PGND 锁相环地 PLL 电源的地 AGND DGND 和 PGND 引脚可以在一个公共接地层上直接相连 PGND 应通过一个 nf 电容去耦至 PVDD 46 SPDIFI D_IN 47 SPDIFO D_OUT 48 AVDD PWR 49 AGND PWR 53 CLKOUT D_OUT S/PDIF 输入 接收 S/PDIF 格式的数字音频数据 不用时可断开 S/PDIF 输出 输出 S/PDIF 格式的数字音频数据 不用时可断开 模拟电源 辅助 ADC 的 3.3 V 模拟电源 此引脚应通过一个 nf 电容去耦至 AGND 模拟地 模拟电源的地 此引脚应通过一个 nf 电容去耦至 AVDD 主时钟输出 用于输出主时钟来驱动系统中的其它 IC 使用 CLKMODEx 引脚来设置 不用时可 断开 54 RESET D_IN 复位 低电平有效复位输入 在高低转换沿上触发复位, 在低高转换沿上退出复位 有关初 始化的详细信息, 请参见 上电序列 部分 复位事件会将所有 RAM 和寄存器设置为其默认值 55 MP3/ADC3 D_IO, A_IN 56 MP2/ADC2 D_IO, A_IN 57 MP/ADC D_IO, A_IN 58 MP/ADC D_IO, 59 PLL A_IN D_IN 6 PLL D_IN 6 SDATA_OUT8 D_OUT 64 BCLK D_IO 多用途通用输入或输出 / 辅助 ADC 输入 3 不用时可断开 多用途通用输入或输出 / 辅助 ADC 输入 2 不用时可断开 多用途通用输入或输出 / 辅助 ADC 输入 不用时可断开 多用途通用 IO/ 辅助 ADC 输入 不用时可断开 锁相环模式选择引脚 锁相环模式选择引脚 串行数据端口 输出 不用时可断开 位时钟 输出时钟域 2 此引脚是双向引脚, 其方向取决于输出时钟域 2 是作为主机还是作为 从机 不用时可断开 65 LRCLK D_IO 帧时钟 输出时钟域 2 此引脚是双向引脚, 其方向取决于输出时钟域 2 是作为主机还是作为 从机 不用时可断开 Rev. C Page 4 of 92

15 引脚编号 引脚名称 类型 描述 66 SDATA_OUT7 D_OUT 串行数据端口 7 输出 不用时可断开 67 BCLK D_IO 位时钟 输出时钟域 此引脚是双向引脚, 其方向取决于输出时钟域 是作为主机还 是作为从机 不用时可断开 68 LRCLK D_IO 帧时钟 输出时钟域 此引脚是双向引脚, 其方向取决于输出时钟域 是作为主机还 是作为从机 不用时可断开 69 SDATA_OUT6 D_OUT 串行数据端口 6 输出 不用时可断开 7 BCLK9 D_IO 位时钟 输出时钟域 9 此引脚是双向引脚, 其方向取决于输出时钟域 9 是作为主机还是 作为从机 不用时可断开 7 LRCLK9 D_IO 帧时钟 输出时钟域 9 此引脚是双向引脚, 其方向取决于输出时钟域 9 是作为主机还是 作为从机 不用时可断开 72 SDATA_OUT5 D_OUT 串行数据端口 5 输出 不用时可断开 73 SDATA_IN8 D_IN 串行数据端口 8 输入 不用时可断开 74 BCLK8 D_IO 位时钟 输入 / 输出时钟域 8 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 8 是作为 主机还是作为从机 不用时可断开 78 LRCLK8 D_IO 帧时钟 输入 / 输出时钟域 8 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 8 是作为 主机还是作为从机 不用时可断开 79 SDATA_OUT4 D_OUT 串行数据端口 4 输出 不用时可断开 8 SDATA_IN7 D_IN 串行数据端口 7 输入 不用时可断开 8 BCLK7 D_IO 位时钟 输入 / 输出时钟域 7 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 7 是作为 主机还是作为从机 不用时可断开 82 LRCLK7 D_IO 帧时钟 输入 / 输出时钟域 7 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 7 是作为 主机还是作为从机 不用时可断开 83 SDATA_OUT3 D_OUT 串行数据端口 3 输出 不用时可断开 84 SDATA_IN6 D_IN 串行数据端口 6 输入 不用时可断开 85 BCLK6 D_IO 位时钟 输入 / 输出时钟域 6 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 6 是作为 主机还是作为从机 不用时可断开 86 LRCLK6 D_IO 帧时钟 输入 / 输出时钟域 6 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 6 是作为 主机还是作为从机 不用时可断开 9 SDATA_OUT2 D_OUT 串行数据端口 2 输出 不用时可断开 9 SDATA_IN5 D_IN 串行数据端口 5 输入 不用时可断开 92 BCLK5 D_IO 位时钟 输入 / 输出时钟域 5 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 5 是作为 主机还是作为从机 不用时可断开 93 LRCLK5 D_IO 帧时钟 输入 / 输出时钟域 5 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 5 是作为 主机还是作为从机 不用时可断开 94 SDATA_OUT D_OUT 串行数据端口 输出 不用时可断开 95 SDATA_IN4 D_IN 串行数据端口 4 输入 不用时可断开 Rev. C Page 5 of 92

16 引脚编号 引脚名称 类型 描述 96 BCLK4 D_IO 位时钟 输入 / 输出时钟域 4 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 4 是作为 主机还是作为从机 不用时可断开 97 LRCLK4 D_IO 帧时钟 输入 / 输出时钟域 4 此引脚是双向引脚, 其方向取决于输入 / 输出时钟域 4 是作为 主机还是作为从机 不用时可断开 98 SDATA_OUT D_OUT 串行数据端口 输出 不用时可断开 99 SDATA_IN3 D_IN 串行数据端口 3 输出 不用时可断开 PWR = 电源 / 地,A_IN = 模拟输入,D_IN = 数字输入,A_OUT = 模拟输出,D_OUT = 数字输出,D_IO = 数字输入 / 输出 Rev. C Page 6 of 92

17 工作原理系统框图 +3.3V VDRIVE RESET SPI/I 2 C* SELFBOOT MP[:4] MP[3:]/ ADC[3:] PLL[2:] PLL_FILT XTALI, XTALO ADAU442/ ADAU445/ ADAU V REGULATOR RESET I 2 C/SPI CONTROL INTERFACE AND SELF-BOOT MP AUXILIARY ADC PLL CLOCK OSCILLATOR CLOCK OUTPUT 2 CLKMODE[:] CLKOUT SPDIFI S/PDIF RECEIVER S/PDIF TRANSMITTER SPDIFO SDATA_IN[8:] (24-CHANNEL DIGITAL AUDIO INPUT) BIT CLOCK (BCLK) FRAME CLOCK (LRCLK) 9 3 TO 9 3 TO 9 SERIAL DATA INPUT PORT ( 9) FLEXIBLE AUDIO ROUTING MATRIX (INPUT SIDE) 28-/56-BIT, 72MHz PROGRAMMABLE AUDIO PROCESSOR CORE, 7ms DELAY MEMORY SERIAL DATA OUTPUT PORT ( 9) 9 9 UP TO 6 CHANNELS OF ASYNCHRONOUS SAMPLE RATE CONVERTERS FLEXIBLE AUDIO ROUTING MATRIX (OUTPUT SIDE) 9 3 TO 9 3 TO 9 SDATA_OUT[8:] (24-CHANNEL DIGITAL AUDIO OUTPUT) BIT CLOCK (BCLK) FRAME CLOCK (LRCLK) SERIAL CLOCK DOMAINS ( 2) 6 8 DGND AVDD AGND 8 PVDD PGND *SPI/I 2 C = THE ADDR, CLATCH, SCL/CCLK, SDA/COUT, AND ADDR/CDATA PINS. THERE ARE 2 BIT CLOCKS (BCLK[:]) AND 2 FRAME CLOCKS (LRCLK[:]) IN TOTAL. OF THE 2 CLOCKS, SIX ARE ASSIGNABLE, THREE MUST BE OUTPUTS, AND THREE MUST BE INPUTS. 图 8. 系统框图 Rev. C Page 7 of 92

18 概览 ADAU442/ADAU445/ADAU446 均为 24 通道音频 DSP, 集成 S/PDIF 接收器和发射器 灵活的串行音频端口和最多 6 通道异步采样速率转换器 (ASRC), 并提供灵活的音频路由和用户接口功能 信号处理功能包括均衡 分频 低音增强 多频段动态处理 延迟补偿 扬声器补偿和立体声声像加宽, 这些算法可用来弥补扬声器 功放和听音环境的实际限制, 从而改善音质 片上振荡器可以连接到外部晶振, 以便产生主时钟 锁相环 (PLL) 让 DAU442/ADAU445/ADAU446 可以采用各种频率的时钟 PLL 可以从 64 f S 28 f S 256 f S 384 f S 或 52 fs 的输入产生内核的内部主时钟, 其中 f S 是正常速率处理模式下的音频采样速率 在双倍或四倍速率模式 S, 下, 这些乘数分别是原来的二分之一或四分之一 系统采样速率包括但不限于 44. khz 48 khz 88.2 khz 96 khz 和 92 khz ADAU442/ADAU445/ADAU446 均采用.8 V 数字电源和 3.3 V 模拟电源供电 使用片上电压调节器时, 器件可以采用 3.3 V 单电源供电 ADAU442/ADAU445/ADAU446 有一个先进的控制端口, 支持完整地读取和写入除只读地址以外的所有存储器位置 它们还具有控制寄存器, 可以全面地控制芯片的配置和串行模式 同时集成交握功能, 以方便存储器上传和下载 ADAU442/ADAU445/ADAU446 均可配置为 SPI 或 I 2 C 控制 程序 RAM 参数 RAM 和寄存器内容可以保存于外部 EEPROM 中,ADAU442/ADAU445/ADAU446 在启动时可以从外部 EEPROM 自引导 ADAU442/ADAU445/ADAU446 串行端口采用数字音频 I/O 并兼容 I 2 S 左对齐 右对齐或 TDM 模式 灵活的串行数据端口允许直接与各种 ADC DAC 和通用 DSP 互连 片上 S/PDIF 发射器和接收器与 6 通道 ASRC 搭配, 使得可轻松兼容大量外部器件且系统最多支持 9 种采样速率 灵活的音频路由矩阵 (FARM) 是一个多路复用器系统, 用于在串行输入和输出 音频内核和 ASRC 之间分配 ADAU442/ADAU445/ADAU446 中的音频信号 通过设置相应的寄存器, 可以轻松配置 FARM ADAU442 ADAU445 和 ADAU446 的区别之处在于片上 ASRC 数量和最大采样速率 ADAU442 内置八个 2 通道 ASRC,ADAU445 内置两个 8 通道 ASRC,ADAU446 则没有 ASRC 输入端和输出端的两组串行端口可以采用灵活的特殊 TDM 模式, 允许用户以可变位深度单独向音频流分配特定于字节的位置 此模式确保能够与使用类似灵活 TDM 流的编解码器兼容 ADAU442/ADAU445/ADAU446 的内核是一款针对音频处理而优化的 28 位 DSP( 使用双精度模式时则为 56 位 DSP), 在处理音频时采样速率最高达 92 khz 程序和参数 RAM 可以利用定制音频处理信号流程加载, 使用 ADI 公司的 SigmaStudio 图形编程软件可以构建该信号流程 参数 RAM 中存储的值控制各信号处理模块, 如 IIR 和 FIR 均衡滤波器 动态处理器 音频延迟和混频器电平等 软件安全加载特性支持透明地进行参数更新, 并能防止输出信号出现咔嚓声 CRC 和程序计数器看门狗等可靠性特性则有助于确保系统能够检测到与存储器损坏相关的任何错误并从其中恢复 S/PDIF 信号可以通过 ASRC 路由, 以便在 DSP 中进行处理, 或者直接发送到 MP 引脚输出来恢复嵌入式音频信号 嵌入式信号的其它成分 ( 包括状态和用户位 ) 并不会丢失, 而是也会通过 MP 引脚输出 这些器件利用多用途 (MP) 引脚提供简单的用户接口, 而无需外部微控制器 利用十二个这样的引脚, 它们可以接收外部控制信号输入, 以及向系统中的其它器件输出标志或控制信号 或者, 其中四个引脚也可以分配给辅助 ADC, 以与电位计或系统电压等模拟控制搭配使用 作为输入, MP 引脚可以连接到按钮 开关 旋转编码器 电位计或其它外部控制电路, 以控制内部信号处理程序 配置为输出时, 这些引脚可用于驱动 LED( 带缓冲器 ) 向微控制器输出标志信号 控制其它 IC 或连接到应用中的其它外部电路 可以使用 SigmaStudio 软件通过控制端口来设置和控制 ADAU442/ADAU445/ADAU446 除了设计和调整信号流程外, 该软件还可以实时配置所有 DSP 寄存器, 以及将新程序和参数下载到外部自引导 EEPROM 上 SigmaStudio 配有易于使用的图形界面, 任何人只要具备音频处理知识, 就可以利用该软件轻松设计一个 DSP 信号流程, 并将其移植到目标应用中, 而无需编写行级代码 同时, 该软件还为经验丰富的 DSP 编程人员提供了充分的灵活性和编程能力, 使其能深入地控制设计 在 SigmaStudio 中, 用户可以通过拖放从库添加信号处理单元 将这些单元依次连在一起 编译设计以及通过控制端口将程序和参数文件加载到 ADAU442/ADAU445/ADAU446 存储器 而项目链接 编译和下载等复杂任务则全部由该软件自动处理 Rev. C Page 8 of 92

19 在提供的库中包括下列信号处理算法 : 单精度和双精度双二阶滤波器 带峰值或均方根检波功能的单声道和多声道动态处理器 混频器和分路器 单音和噪声发生器 固定和可变增益 响度 延迟 立体声增强 动态低音增强 噪声和单音源 电平检测器 MP 引脚控制和调理 我们还在开发新的处理算法 针对矩阵解码 低音增强和环绕声虚拟器等应用,ADI 公司也提供专有算法和第三方算法 有关这些算法的授权事宜, 请联系 ADI 公司 ADAU442/ADAU445/ADAU446 采用了数种省电机制, 其中包括数字 I/O 引脚的可编程焊盘强度以及阻止主时钟到达无用子系统的功能 ADAU442/ADAU445/ADAU446 均在单芯片集成电路上制造, 工作温度范围为 4 C 至 +5 C ADAU442 和 ADAU445 采用 引脚 TQFP 封装, 并配有裸露焊盘来帮助散热 ;ADAU446 功耗较低, 因此采用的是 引脚 LQFP 封装 Rev. C Page 9 of 92

20 初始化上电序列 ADAU442/ADAU445/ADAU446 本身具有初始化周期, 以便有足够的时间去锁定 PLL 和初始化寄存器的值 在 RESET 的正边沿上, 器件会立即通过 PLL PLL 和 PLL2 引脚设定 PLL 设置, 并阻止主时钟信号进入芯片子系统 初始化时间从 RESET 的上升沿开始测量, 并取决于 XTALI 引脚处的信号输入频率 (f XTALI) 总初始化时间为: /(fxtali/d) 2 5 秒 其中,D 是 PLL 分频器, 由 PLL PLL 和 PLL2 引脚设置 表 9 中说明了各种 PLL 分频器设置 例如, 如果 XTALI 的输入信号频率为 MHz, 且 PLL 分频器设置为 4(PLL = PLL = 且 PLL2 = ), 那么初始化时间为 : /(2288/4) 2 5 秒 =.667 秒 ( 或.667 ms) 在初始化完成之前, 不应通过控制端口写入新值 表 8 所示为将 ADAU442/ADAU445/ADAU446 引导至应用要求的工作状态所需的典型时间, 假设使用 4 khz I 2 C 时钟或 5 MHz SPI 时钟加载完整程序 参数集和所有寄存器 (9 kb) 现实中, 多数应用所用都低于此总量, 且无需初始化未使用的程序和参数 RAM; 因此, 总引导时间可能会更短 程序 / 参数加载推荐程序在直接写入模式下将大量数据写入程序或参数 RAM 时, 例如从外部存储器下载 RAM 的初始内容时, 应禁用处理器内核, 防止音频输出中出现难听的噪声 在 DSP 实时操作期间传输少量数据时, 例如更新个别参数时, 则可以使用软件安全加载机制 更多信息请参阅 软件安全加载 部分 降低功耗模式 ADAU442/ADAU445/ADAU446 芯片的多个部分可以根据需要开启或关闭, 以便降低功耗 这包括 ASRC S/PDIF 接收器和发射器 辅助 ADC 和 DSP 内 核 更多信息请参阅 主时钟和 PLL 模式与设置 部分 系统初始化序列 在 IC 可以在 DSP 中处理音频之前, 必须先完成以下初始化 序列 ( 可以根据需要按任意顺序执行第 5 步至第 步 ). 使 IC 上电并退出复位状态 电源 ( 和 AVDD) 的顺序无关紧要 2. 如果 XTALI 输入频率为 MHz 且 PLL 分频率设置 为 4, 则至少等待.667 ms, 以便完成初始化 ( 有关使 用其它 fxtali 时如何计算初始化时间的信息, 请参阅 上电序列 部分 ) 3. 为要使用的所有模块使能主时钟 ( 请参阅 主时钟和 PLL 模式与设置 部分 ) 4. 将 DSP 内核速率选择寄存器 (xe22) 设置为 xc 这会禁用内核的启动脉冲 5. 将内核运行位复位 ( 请参阅 DSP 内核模式和设置 部分 ) 6. 设置串行输入模式 ( 请参阅 串行输入端口模式寄存器 ( 地址 xe 至地址 xe8) 部分 ) 7. 设置串行输出模式 ( 请参阅 串行输出端口模式寄存器 ( 地址 xe4 至地址 xe49) 部分 ) 8. 设置路由矩阵模式 ( 有关地址 xe8 至地址 xe9b 的 详细信息, 请参阅 灵活的音频路由矩阵模式 部分 ) 9. 写入参数 RAM( 地址 x 至地址 xfff). 写入程序 RAM( 地址 x2 至地址 x2fff). 写入非模数据 RAM( 地址视 SigmaStudio 项目文件而定 ) 2. 写入所有其它必要的控制寄存器, 如 ASRC 和 S/PDIF ( 地址 xe22 至地址 xe24c) 3. 将 DSP 内核速率选择寄存器 (xe22) 设置为所需值 这 会使能内核的启动脉冲 表 2 列出了一些有效设置 4. 将内核运行位置位 ( 请参阅 DSP 内核模式和设置 部分 ) 表 8. 上电时间 PLL 锁定时间 (ms) 估计引导时间 ; 加载最多程序 / 参数 / 寄存器 (ms) (f XTALI = MHz, PLL 分频器 = 4) I 2 C (@ 4 khz SCL) SPI (@ 5 MHz CCLK) SPI (@ 25 MHz CCLK) 总计 (ms) Rev. C Page 2 of 92

21 主时钟和 PLL 使用振荡器 ADAU442/ADAU445/ADAU446 可以使用片上振荡器来产生主时钟 但是, 必须连接外部晶振, 以便形成完整的振荡器电路 片上振荡器设计为采用 256 f S,NORMAL 主时钟, 因此当 f S,NORMAL 为 48 khz 时即为 MHz, 当 f S,NORMAL 为 44. khz 时则为.2896 MHz 即使内核是在处理双倍或四倍速率信号, 此晶振的谐振频率也应位于此范围内 当内核在处理双倍速率信号 ( 例如,f S,DUAL = 88.2 khz 或 96 khz) 时, 晶振的谐振频率应为 28 f S,DUAL 当内核在处理四倍速率信号( 例如,f S,QUAD = 92 khz) 时, 则晶振的谐振频率应为 64 f S,QUAD 电路中的外部晶振应为工作在基频的 AT 切割并联谐振器件 不应使用陶瓷谐振器 图 9 显示了正常工作时的推荐晶振电路 C XTALO Ω C2 XTALI 图 9. 晶振电路 在 XTALO 上连接 Ω 阻尼电阻可以在 XTALI 引脚处向振荡器提供约 2.2 V 的电压摆幅 晶振并联电容应为 7 pf, 其由制造商给出的最佳负载电容应为约 8 pf, 但该电路支持最高 25 pf 的负载 等效串联电阻也应尽可能小 负载电容 C 和负载电容 C2 的值可以根据晶振负载电容计算, 公式如下 : 其中,C STRAY 为该电路的杂散电容, 通常假设为约 2 pf 到 5 pf 振荡器电路中的短走线可以减少杂散电容, 因而可增加电路的环路增益并有助于避免晶振启动问题 在 ADAU442/ADAU445/ADAU446 评估板上,C 和 C2 的电容值均为 22 pf XTALO 不应用于将晶振信号直接驱动至其它 IC 此信号是一个模拟正弦波, 不适用于驱动数字输入 器件中单独提供了引脚 CLKOUT 来用于该目的 CLKOUT 可以输出 256 f S,NORMAL f S,NORMAL 或晶振信号经过缓冲的数字副本来驱动系统中的其它 IC CLKOUT 由 CLKMODEx 引脚设置 有关 CLKOUT 的详细说明, 请参阅 将 ADAU442/ADAU445/ADAU446 用作主时钟 部分 设置主时钟和 PLL 模式 ADAU442/ADAU445/ADAU446 主时钟输入馈入 PLL, 然后 PLL 产生 3584 f S,NORMAL 时钟 ( 当 f S,NORMAL 为 48 khz 时为 MHz) 来运行 DSP 内核 此速率称为 f CORE 在正常工作中, 主时钟的输入必须为下列频率之一 :64 f S,NORMAL 28 f S,NORMAL 256 f S,NORMAL 384 f S,NORMAL 或 52 f S,NORMAL, 其中 f S,NORMAL 是正常速率处理模式下的内核音频采样速率 PLL 分频器模式由 PLL PLL 和 PLL2 设置, 详见表 9 如果 ADAU442/ADAU445/ADAU446 内核设置为接收双倍速率信号 ( 使用 DSP 内核速率选择寄存器将每个采样的程序步骤数减少 2 倍 ), 则主时钟频率必须为 32 f S,DUAL 64 f S,DUAL 28 f S,DUAL 92 f S,DUAL 或 256 f S,DUAL 如果 ADAU442/ADAU445/ADAU446 内核设置为接收四倍速率信号 ( 使用 DSP 内核速率选择寄存器将每个采样的程序步骤数减少 4 倍 ), 则主时钟频率必须为 6 f S,QUAD 32 f S,QUAD 64 f S,QUAD 96 f S,QUAD 或 28 f S,QUAD 上电时,XTALI 上必须存在时钟信号, 这样 ADAU442/ADAU445/ADAU446 才能完成初始化例程 工作期间无论任何时候, 只要从 XTALI 移除时钟信号, 都应复位 DSP, 以防输出引脚上出现不可预测的行为 若要改变时钟模式, 必须同时复位 ADAU442/ADAU445/ADAU446 如果在工作中改变模式, 输出中将产生咔嚓声或爆音 PLLx 引脚的状态应在 RESET 保持低电平时改变 锁相环利用 PLL 模式选择引脚 (PLL PLL 和 PLL2) 来从 XTALI 引脚处存在的任何信号获得 64 f S,NORMAL 时钟 然后将该时钟信号乘以 56 来产生内核时钟 因此,f CORE 为 3584 f S,NORMAL 在 f S,NORMAL 等于 48 khz 的系统中,PLL 获得 3.72 MHz 时钟, 然后将其乘以 56 来产生 MHz 内核时钟 内核时钟 (f CORE) 不得超过 MHz, 但在某些应用中可能会更小 Rev. C Page 2 of 92

22 表 9. PLL 模式 MCLK 输入 PLL 内核时钟 内核时钟 每个采样的指令数 DSP 内核速率 (XTALI 引脚 ) PLL2 PLL PLL 2 分频器 倍频器 (f CORE ) 正常 64 fs,normal fs,normal fs,normal fs,normal fs,normal fs,normal fs,normal fs,normal fs,normal fs,normal 3584 双倍 32 fs,dual fs,dual fs,dual fs,dual fs,dual fs,dual fs,dual fs,dual fs,dual fs,dual 792 四倍 6 fs,quad fs,quad fs,quad fs,quad fs,quad fs,quad fs,quad fs,quad fs,quad fs,quad 896 如果正常的 DSP 内核速率 (f S,NORMAL) 为 44. khz, 那么双倍 DSP 内核速率 (f S,DUAL) 为 88.2 khz, 四倍 DSP 内核速率 (f S,QUAD) 则为 76.4 khz 同样, 如果 f S,NORMAL 为 48 khz 那么 f S,DUAL 为 96 khz,f S,QUAD 为 92 khz 2 PLL 分频器由 PLLx 引脚设置 PLL MODE PINS SELECT THE PLL DIVIDER (, 2, 4, 6, 8) REGISTER xe22 SELECTS THE DSP CORE RATE (NORMAL, DUAL, QUAD) XTALI f S,NORMAL 64, 28, 256, 384, 52 f S,DUAL 32, 64, 28, 92, 256 f S,QUAD 6, 32, 64, 96, 28 f S,NORMAL 64 f S,DUAL 32 f S,QUAD 6 PLL DIVIDER 图. 主时钟信号流程 CORE CLOCK MULTIPLIER f S,NORMAL 3584 f S,DUAL 792 f S,QUAD 896 DSP CORE Rev. C Page 22 of 92

23 PLL 环路滤波器 PLL 环路滤波器应连接到 PLL_FILT 引脚 如图 所示, 此滤波器包括三个无源元件 :2 个电容和 个电阻 这些元件的值无需太精确, 电阻的容差可达 %, 每个电容的容差可达 2% 图中所示的 3.3 V 信号可以连接到芯片的 PVDD 电源.8nF PLL_FILT PVDD.5kΩ 33nF ADAU442/ ADAU445/ ADAU ADAU442/ADAU445/ADAU446 主时钟和 PLL 模式与设置 DSP 内核速率选择寄存器 ( 地址 xe22) 内核的启动脉冲将启动内核操作并决定内核中处理信号的采样速率 此脉冲可以由三个内部产生的 f S 信号 (f S,NORMAL f S,DUAL 或 f S,QUAD) 之一 2 个串行输入 f S 信号 ( 与串行输入端口相关的 LRCLK 信号 ) 之一 2 个串行输出 f S 信号 ( 与串行输出端口相关的 LRCLK 信号 ) 之一或从 S/PDIF 接收器输入恢复的 LRCLK 产生 通过设置 DSP 内核速率选择寄存器的值可以设置 DSP 内核的速度 ( 见表 2) 默认情况下, 内核以正常的 DSP 内核速率处理信号, 因此内核时钟为 3584 f S,NORMAL 对于内核以双倍速率处理信号的系统, 启动脉冲应设置为内部产生的 图. PLL 环路滤波器 双倍速率, 内核时钟则为 792 f S,DUAL 对于内核以四倍速 将 ADAU442/ADAU445/ADAU446 用作主时钟要从 ADAU442/ADAU445/ADAU446 输出主时钟到系统中的其它芯片, 可以使用 CLKOUT 引脚 要设置此时钟信号的频率, 必须设置 CLKMODEx 引脚 ( 见表 ) 率处理信号的系统, 启动脉冲应设置为内部产生的四倍速率, 内核时钟则为 896 f S,QUAD 主时钟使能开关寄存器 ( 地址 xe28) 为了省电, 芯片的各个部分可以开关 通过将相应位设置 表. CLKOUT 模式 为, 可以禁用相应的子系统, 而通过将该位设置为, 则 CLKOUT 信号 CLKMODE CLKMODE 可以使能该子系统 这是器件上电并完成初始化后应设置 禁用 的第一个寄存器 若未设置此寄存器, 可能会影响之后的 缓冲振荡器 寄存器写入 256 fs,normal 52 fs,normal 表. 寄存器 xe28 的位功能描述 位位置 描述 默认值 [5:9] 保留 8 使能至辅助 ADC 的 MCLK 7 使能至 S/PDIF 发射器的 MCLK 6 使能至 S/PDIF 接收器的 MCLK 5 使能至 DSP 内核的 MCLK 4 使能至立体声 ASRC[7:4] 的 MCLK 2 3 使能至立体声 ASRC[3:] 的 MCLK 2 2 使能至串行输出的 MCLK 使能至串行输入的 MCLK 使能至灵活音频路由矩阵 (FARM) 的 MCLK = 禁用, = 使能 2 详情见 灵活的音频路由矩阵 输入端 部分 Rev. C Page 23 of 92

24 表 2. 寄存器 xe22 的位功能描述 位位置 描述 默认值 [5:5] 保留 [4:] 启动脉冲选择 = 内部产生的正常速率 (f S,NORMAL) = 内部产生的双倍速率 (f S,DUAL) = 内部产生的四倍速率 (f S,QUAD) = 来自串行输入立体声对 的 f S = 来自串行输入立体声对 的 f S = 来自串行输入立体声对 2 的 f S = 来自串行输入立体声对 3 的 f S = 来自串行输入立体声对 4 的 f S = 来自串行输入立体声对 5 的 f S = 来自串行输入立体声对 6 的 f S = 来自串行输入立体声对 7 的 f S = 来自串行输入立体声对 8 的 f S = 来自串行输入立体声对 9 的 f S = 来自串行输入立体声对 的 f S = 来自串行输入立体声对 的 f S = 来自串行输出立体声对 的 f S = 来自串行输出立体声对 的 f S = 来自串行输出立体声对 2 的 f S = 来自串行输出立体声对 3 的 f S = 来自串行输出立体声对 4 的 f S = 来自串行输出立体声对 5 的 f S = 来自串行输出立体声对 6 的 f S = 来自串行输出立体声对 7 的 f S = 来自串行输出立体声对 8 的 f S = 来自串行输出立体声对 9 的 f S = 来自串行输出立体声对 的 f S = 来自串行输出立体声对 的 f S = 来自 S/PDIF 接收器的 f S = 无启动脉冲 ; 内核禁用 = 无启动脉冲 ; 内核禁用 = 无启动脉冲 ; 内核禁用 = 无启动脉冲 ; 内核禁用 f S 是灵活音频路由矩阵中相关立体声音频对的 LRCLK, 其频率取决于相关串行端口及时钟 Pad 多路复用器的设置 DSP 内核速率选择寄存器的目标功能是允许 DSP 内核与任意串行端口或 S/PDIF 接收器正在使用的外部 LRCLK 信号进行同步 Rev. C Page 24 of 92

25 电压调节器 ADAU442/ADAU445/ADAU446 的数字电源电压必须设置为.8 V 该芯片内置一个片上电压调节器, 以便器件能够用于没有.8 V 电源但有 3.3 V 电源的系统中 为此, 所需的外部元件只有一个 PNP 晶体管和一个电阻 只需要一个引脚 VDRIVE 来支持该调节器 电压调节器的推荐设计如图 2 所示 图中所示的 μf 和 nf 电容是推荐的旁路电容, 但不是正常工作所必需的 引脚应有各自的 nf 旁路电容, 但所有引脚只需要一个大电容 ( μf) 在此设计中,3.3 V 是系统主电压,.8 V 产生于晶体管的集电极, 并连接到 引脚 VDRIVE 连接到 PNP 晶体管的基极 如果设计中不使用调节器,VDRIVE 可以接地 3.3V µf + kω nf 选择调节器晶体管时, 必须考虑两个要求 : 电流放大系数 (h FE 或 beta) 至少应为 2, 并且集电极必须能够散除工作时 ( 将 3.3 V 调节为.8 V) 产生的热量 ADAU442 和 ADAU445 均使用 ASRC, 最大数字吸电流为 3 ma 确定晶体管最小功耗规格的公式如下 : (3.3 V.8 V) 3 ma = 465 mw 许多晶体管都符合上述规格 ADI 公司推荐使用 On Semiconductor 提供的 NJT43P 对于存在严格尺寸限制的项目, 可以使用 Zetex 提供的 FMMT734 ADAU446 不包含 ASRC, 因此最大数字吸电流略低, 约为 235 ma 这种情况下, 晶体管的最大功耗应该约为 355 mw SRC 群延迟采样速率转换器的群延迟取决于输入和输出采样频率, 具体如下式所示 对于 f S_OUT > f S_IN VDRIVE ADAU442/ ADAU445/ ADAU 对于 f S_OUT < f S_IN 图 2. 电压调节器设计 其中,GDS 为群延迟 ( 单位 : 秒 ) Rev. C Page 25 of 92

26 控制端口概览 ADAU442/ADAU445/ADAU446 有三种控制模式 :I 2 C 控制模式 SPI 控制模式和自引导模式 ( 无外部控制器 ) ADAU442/ADAU445/ADAU446 具有一个 4 线 SPI 控制端口和一个 2 线 I 2 C 总线控制端口 各端口均可以用来设置 RAM 和寄存器 如果上电时 SELFBOOT 引脚为低电平, 则该芯片默认采用 I 2 C 模式, 但通过将 CLATCH 引脚拉低三次, 就可以将其置于 SPI 控制模式 如果上电时 SELFBOOT 引脚为高电平, 则 ADAU442/ADAU445/ADAU446 在启动时从外部 EEPROM 加载程序 参数和寄存器设置 控制端口能够对除只读外的所有存储器和寄存器执行全面的读写操作 大多数信号处理参数是通过利用控制端口向参数 RAM 写入新值来控制 其它功能则是通过写入寄存器来编程, 如静音和输入 / 输出模式控制等 单字模式或突发模式下均能访问所有地址 控制字由芯片地址 寄存器 /RAM 子地址和要写入的数据组成 每个字的字节数取决于写入数据的类型 控制字的首字节 ( 字节 ) 包含 7 位芯片地址和 R/W 位 接下来的两个字节 ( 字节 和字节 2) 共同构成 ADAU442/ADAU445/ADAU446 内存储器或寄存器位置的子地址 此子地址必须为双字节, 因为 ADAU442/ADAU445/ADAU446 内的存储器位置是可以直接寻址的, 其大小超过了单字节寻址的范围 后续的所有字节 ( 从字节 3 开始 ) 包含数据, 如控制端口数据 程序数据或参数数据 特定类型写操作的确切格式如图 3 和图 9 所示 ADAU442/ADAU445/ADAU446 有多种机制来实时更新信号处理参数, 同时不会造成输出中出现爆音或咔嚓声 如果必须下载大数据块, 可以暂停 DSP 内核的输出, 加载新数据, 然后重新启动 DSP 内核的输出 这通常是在启动时的引导序列中或向 RAM 加载新程序时执行 如果只须更改几个参数, 则无需暂停程序便可加载 软件安全加载机制就是用于该目的, 其可以缓冲完整的参数集 ( 例如双二阶滤波器的 5 个系数 ), 然后在一个音频帧内将这些参数传输到活动程序中 控制端口引脚是多功能引脚, 具体功能取决于器件的工作模式 表 6 列出了这些功能 I 2 C 端口 ADAU442/ADAU445/ADAU446 支持 2 线串行 (I 2 C 兼容 ) 微处理 器总线驱动多个外设 两个引脚 串行数据 (SDA) 和串行时钟 (SCL) 承载 ADAU442/ADAU445/ADAU446 与系统 I 2 C 主控制器之间的信息 在 I 2 C 模式下,ADAU442/ADAU445/ADAU446 始终是总线上的从机, 意味着这些器件不能启动数据传输 每个从机都通过一个唯一的地址识别 地址位序列如表 3 所示 ADAU442/ADAU445/ADAU446 有 8 个可能的从机地址 : 其中四个地址用于写操作, 另外四个地址用于读操作 这些是器件的唯一地址, 具体如表 4 所示 用户可以使用 SigmaStudio hardware configuration( 硬件配置 ) 选项卡中的 USBi 通信通道列表来与这些地址进行通信 该字节的 LSB 设置读或写操作 ; 逻辑电平 对应于读操作, 逻辑电平 则对应于写操作 地址位 5 和地址位 6 可以通过将 ADAU442/ADAU445/ADAU446 的 ADDRx 引脚连接至逻辑电平 或逻辑电平 来设置 SDA 和 SCL 都应在所连接的线路上有上拉电阻 ( 标准值为 2. kω, 但可以更改, 具体取决于线路上的容性负载 ) 这些信号线上的电压不应高于 电压 (3.3 V) 表 3. ADAU442/ADAU445/ADAU446 地址位 序列 位 位 位 2 位 3 位 4 位 5 位 6 位 7 ADDR ADDR R/W 表 4. ADAU442/ADAU445/ADAU446 I 2 C 从机 地址 ADDR ADDR 读 / 写 从机地址 x7 x7 x72 x73 x74 x75 x76 x77 = 写入, = 读取 寻址开始时,I 2 C 总线上的所有器件均处于空闲状态, 并在该状态下监控 SDA 和 SCL 线有无起始条件和适当的地址 I 2 C 主机通过建立起始条件而启动数据传输 ; 起始条件要求 SDA 发生高低转换, 同时 SCL 保持高电平 这表示随后将出现地址或地址和数据流 总线上的所有器件都对起始条件做出响应, 并对接下来的 8 个位 (7 位地址加 R/W 位 ) 以 MSB 优 Rev. C Page 26 of 92

27 先方式移位 在第 9 个时钟脉冲期间, 能够识别所发送地址的器件通过将数据线拉低来做出响应 此第 9 位称为应答位 此时, 所有其它器件从总线退出, 返回空闲状态 R/W 位决定数据的方向 如果第一个字节的 LSB 为逻辑, 则意味着主机将信息写入外设, 而如果为逻辑, 则意味着主机将从外设读取信息 数据传输将持续到发生停止条件 停止条件是指在 SCL 处于高电平时,SDA 上发生低电平至高电平跃迁 图 3 所示为 I 2 C 写操作的时序 突发模式寻址可以用于将大量数据写入相邻的存储器位置 在这种模式下, 子地址会在字边界处自动递增 这种递增自动发生, 除非在单字写入后遇到停止条件 ADAU445/ADAU446 寄存器和 RAM 的宽度为 字节到 5 字节不等, 因此自动递增特性知道子地址与目标寄存器 ( 或存储器位置 ) 字长之间的映射关系 数据传输总是由停止条件终止 数据传输过程中的任何阶段都可以检测停止和起始条件 如果这些条件的置位打破了正常的读写操作顺序, 则将造成器件立即跳出到空闲状态 在给定的 SCL 高电平期间, 用户只应发送一个起始条件或一个停止条件, 或者先发送单一停止条件, 再发送单一起始条件 如果用户发送的子地址无效,ADAU442/ADAU445/ADAU446 不会发送应答, 而是直接返回到空闲状态 在自动递增模式下, 如果用户地址超过了最高子地址, 则器件会采取以下其中一种措施 在读取模式下,ADAU442/ADAU445/ADAU446 输出最高子地址寄存器的内容, 直到主机发送不应答, 表示读取结束 不应答条件是指在 SCL 的第 9 个时钟脉冲期间,SDA 线未被拉低 在写入模式下,ADAU442/ADAU445/ADAU446 不会将无效字节的数据载入任何子地址寄存器, 而是发送 不应答, 然后返回空闲状态 I 2 C 读和写操作图 5 给出了单字写操作的时序 在每第 9 个时钟脉冲, ADAU442/ADAU445/ADAU446 都会通过拉低 SDA 来发送应答 图 6 给出了突发模式写操作的时序 该图显示了一个目标寄存器为 2 字节的例子 每写完两个字节后, ADAU442/ADAU445/ADAU446 知道应递增其子地址寄存器, 因为请求的子地址对应于 2 字节字长的寄存器或存储器区域 单字读操作的序列如图 7 所示 注意, 尽管这是一个读操作, 但第一个 R/W 为, 表示写操作 这是因为必须写入子地址, 以便设置内部地址 在 ADAU442/ADAU445/ADAU446 确认接收到子地址后, 主机必须发送一个重复起始命令, 然后再发送 R/W 位设为 ( 表示读操作 ) 的芯片地址字节 这会使得 ADAU442/ADAU445/ADAU446 的 SDA 引脚切换方向并开始将数据驱动回至主机 然后, 主机在每第 9 个脉冲做出响应, 向 ADAU442/ADAU445/ADAU446 发送应答脉冲 图 8 给出了突发模式读操作的时序 该图显示了一个目标读取寄存器为 2 字节的例子 每读完两个字节后, ADAU442/ADAU445/ADAU446 递增其子地址, 因为请求的子地址对应于 2 字节字长的寄存器或存储器区域 其它地址范围可以有不同的字长度, 从 个字节到 5 个字节不等 ;ADAU442/ADAU445/ADAU446 总是解码子地址并设置自动递增电路, 使得地址在读取适当数量的字节之后递增 SCL SDA START BY MASTER ADR R/W SEL ACK BY ADAU442/ADAU445/ADAU446 FRAME CHIP ADDRESS BYTE ACK BY ADAU442/ADAU445/ADAU446 FRAME 2 SUBADDRESS BYTE SCL (CONTINUED) SDA (CONTINUED) ACK BY ADAU442/ADAU445/ADAU446 FRAME 2 SUBADDRESS BYTE 2 ACK BY ADAU442/ADAU445/ADAU446 FRAME 3 DATA BYTE STOP BY MASTER 图 3. I 2 C 写入时序 Rev. C Page 27 of 92

28 SCL SDA ADR START BY MASTER R/W SEL ACK BY ADAU442/ADAU445/ADAU446 FRAME CHIP ADDRESS BYTE ACK BY ADAU442/ADAU445/ADAU446 FRAME 2 SUBADDRESS BYTE SCL (CONTINUED) SDA (CONTINUED) ACK BY ADAU442/ADAU445/ADAU446 FRAME 3 SUBADDRESS BYTE 2 REPEATED START BY MASTER ADR R/W SEL ACK BY ADAU442/ADAU445/ADAU446 FRAME 4 CHIP ADDRESS BYTE SCL (CONTINUED) SDA (CONTINUED) FRAME 5 READ DATA BYTE ACK BY MASTER FRAME 6 READ DATA BYTE 2 ACK BY MASTER STOP BY MASTER 图 4. I 2 C 读取时序 CHIP ADDRESS, S AS SUBADDRESS, AS SUBADDRESS, AS DATA AS DATA AS... DATA AS P R/W = HIGH LOW BYTE BYTE 2 BYTE N S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS A ONE-WORD WRITE, WHERE EACH WORD HAS N BYTES. 图 5. 单字 I 2 C 写入时序 CHIP SUBADDRESS, SUBADDRESS, S AS AS AS AS AS AS AS... ADDRESS, AS AS P HIGH LOW R/W = DATA-WORD, BYTE DATA-WORD, BYTE 2 DATA-WORD 2, BYTE 图 6. 突发模式 I 2 C 写入时序 DATA-WORD 2, BYTE 2 DATA-WORD N, BYTE DATA-WORD N, BYTE 2 S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS AN N-WORD WRITE, WHERE EACH WORD HAS TWO BYTES. (OTHER WORD LENGTHS ARE POSSIBLE, RANGING FROM ONE TO FIVE BYTES.) S CHIP ADDRESS, R/W = AS SUBADDRESS, AS SUBADDRESS, AS S CHIP ADDRESS, AS DATA AM DATA AM... DATA AM P HIGH LOW R/W = BYTE BYTE 2 BYTE N S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS A ONE-WORD WRITE, WHERE EACH WORD HAS N BYTES. 图 7. 单字 I 2 C 读取时序 CHIP SUBADDRESS, SUBADDRESS, CHIP S AS AS AS S AS AM AM... ADDRESS, AM AM P HIGH LOW ADDRESS, R/W = R/W = DATA-WORD, BYTE 图 8. 突发模式 I 2 C 读取时序 DATA-WORD, BYTE 2 DATA-WORD N, BYTE DATA-WORD N, BYTE 2 S = START BIT, P = STOP BIT, AM = ACKNOWLEDGE BY MASTER, AS = ACKNOWLEDGE BY SLAVE. SHOWS AN N-WORD WRITE, WHERE EACH WORD HAS TWO BYTES. (OTHER WORD LENGTHS ARE POSSIBLE, RANGING FROM ONE TO FIVE BYTES.) Rev. C Page 28 of 92

29 SPI 端口 ADAU442/ADAU445/ADAU446 默认采用 I 2 C 模式, 但通过将 CLATCH 引脚拉低三次, 就可以将其置于 SPI 控制模式 每个低电平脉冲的最短持续时间应为 2 ns, 则脉冲之间的延迟至少应为 2 ns SPI 端口使用 4 线接口 ( 包括 CLATCH CCLK CDATA 和 COUT 信号 ) CLATCH 信号在处理开始时变为低电平, 在处理结束时变为高电平 CCLK 信号在低高转换时锁存 CDATA COUT 数据在 CCLK 下降沿移出 ADAU442/ADAU445/ADAU446, 应在下一个 CCLK 下降沿 ( 如果符合 t COV 时序则为上升沿 ) 输入一个接收器件, 如微控制器等 CDATA 信号承载串行输入数据,COUT 信号承载串行输出数据 在请求执行读操作之前, COUT 信号处于三态 这样, 其它 SPI 兼容外设可以共享同一回读线路 所有 SPI 处理都具有表 5 所示的相同字序列 (SPI 端口时序图参见图 4) 所有数据都应以 MSB 优先方式写入 芯片地址 R/W SPI 处理的首字节包含 7 位芯片地址和 R/W 位 芯片地址由 ADDR 引脚设置 这使得两个 ADAU442/ADAU445/ADAU446 可以共用一个 CLATCH 信号, 同时各自仍然独立工作 当 ADDR 为低电平时, 芯片地址为 ; 当 ADDR 为高电平时, 该地址为 第一个字节的 LSB 决定 SPI 处理是读操作 ( 逻辑电平 ) 还是写操作 ( 逻辑电平 ) 用户可以使用 SigmaStudio hardware configuration( 硬件配置 ) 选项卡中的 USBi 通信通道列表, 通过最多五个锁存信号来与两个 IC 进行通信 子地址 6 位子地址字解码为一个存储器或寄存器的位置 此子地址即为相应 RAM 位置或寄存器的位置 数据字节数据字节数取决于所访问的寄存器或存储器 在突发写入模式中, 初始子地址之后是连续的数据序列, 以供写入连续的存储器或寄存器位置 图 9 给出了对参数 RAM 执行单次 SPI 写操作的示例时序图 图 2 给出了单次 SPI 读操作的示例时序图 在字节 3 开始时,COUT 引脚从三态变为高电平 本例中, 字节 至字节 2 包含地址和 R/W 位, 后续字节承载数据 表 5. 通用控制字序列字节 字节 字节 2 字节 3 字节 4 芯片地址 [6:],R/W 子地址 [5:8] 子地址 [7:] 数据 数据 持续到数据结束 CLATCH CCLK CDATA BYTE BYTE 图 9. SPI 写入时序 ( 单次写模式 ) BYTE 2 BYTE CLATCH CCLK CDATA BYTE BYTE BYTE 2 COUT HIGH-Z 图 2. SPI 读取时序 ( 单次读模式 ) DATA DATA HIGH-Z Rev. C Page 29 of 92

30 自引导上电时,ADAU442/ADAU445/ADAU446 可以加载外部 EEPROM 中保存的程序和一组参数 该功能以及辅助 ADC 和多用途引脚使简单音频系统无需微控制器 要完成自引导, 启动时 SELFBOOT 引脚应设为高电平, ADAU442/ADAU445/ADAU446 充当 I 2 C 总线上的主机 ADAU442/ADAU445/ADAU446 无法在 SPI 模式下自引导 所需的最大 EEPROM 空间为 4,96 字节或 4 kb 只有当程序 RAM(496 6 字节 ) 和参数 RAM(496 4 字节 ) 全满时, 才需要这么多的存储器空间 当 SELFBOOT 引脚被设为高电平时, 便会在 RESET 上升沿触发自引导操作, 且会在 PLL 锁定 ms 后发生 ADAU442/ADAU445/ADAU446 从 EEPROM 读取程序 参数和寄存器数据 ADAU442/ADAU445/ADAU446 完成自引导后, 附加消息可以通过 I 2 C 总线发送到 ADAU442/ADAU445/ADAU446, 但在自引导应用中, 这通常是不需要的 在该模式下, 写操作的 I 2 C 器件地址为 x68, 读操作为 x69 当芯片处于该模式时,ADDRx 引脚具有不同的功能 ; 因此, 这些引脚上的设置被忽略 在自引导期间,ADAU442/ADAU445/ADAU446 是 I 2 C 总线上的主机 应注意, 自引导期间 I 2 C 总线上没有其它器件尝试执行写操作 ADAU442/ADAU445/ADAU446 产生 的 SCL 等于 8 fs; 因此, 当 f s,normal 为 48 khz 时,SCL 以 384 khz 的频率运行 根据 I2C 规范,SCL 的占空比为 ⅜ ADAU442/ADAU445/ADAU446 从 EEPROM 芯片地址 xa 读取数据 某些 EEPROM 的地址 LSB 可通过引脚配置 ; 大多数情况下, 这些引脚应连接低电平以设置该地址 SigmaStudio 在地址 xa 处写入 EEPROM EEPROM 格式 EEPROM 数据包含一系列消息 每个离散的消息都属于表 7 中定义的 4 种类型之一, 并由一系列单字节或多字节组成 第一个字节定义消息类型 字节以 MSB 优先方式写入 多数消息属于块写入 (x) 类型, 用于写入 ADAU442/ADAU445/ADAU446 程序 RAM 参数 RAM 和控制寄存器 消息类型之后是消息正文, 应以表示消息长度的两个字节开始, 然后是表示芯片地址的一个字节 像所有其它控制端口处理一样, 在此之后是一个 2 字节寄存器或存储器地址域 SigmaStudio 能够利用称为 write latest compilation to E2PROM ( 将最新编译文件写入 E2PROM) 的功能产生必要的 EEPROM 数据, 来使得 ADAU442/ADAU445/ADAU446 进行自引导 在 hardware configuration( 硬件配置 ) 窗口中右键单击 ADAU442/ADAU445/ADAU446 IC 便可访问此功能 表 6. 控制端口引脚的功能 引脚 I 2 C 模式 SPI 模式 自引导 SCL/CCLK SCL 输入 CCLK 输入 SCL 输出 SDA/COUT SDA 开集输出 COUT 输出 SDA 开集输出 ADDR/CDATA ADDR 输入 CDATA 输入 未用输入 接地或接电源 CLATCH 未用输入 接地或接电源 CLATCH 输入 未用输入 接地或接电源 ADDR ADDR 输入 ADDR 输入 未用输入 接地或接电源 表 7. EEPROM 消息类型消息 ID 消息类型 后续字节 x 结束 无 x 写入 一个字节表示消息长度 ( 包含芯片地址和子地址 ), 一个字节表示芯片地址, 两个字节表示子地址, 以及相应数量的数据字节 x2 延迟 2 个字节 x3 无操作 无 Rev. C Page 3 of 92

31 串行数据输入 / 输出 ADAU442/ADAU445/ADAU446 灵活的串行数据输入和输出端口可以设置为以 2 通道格式 ( 通常为 I 2 S 格式 ) 压缩 TDM4 或标准 4 8 或 6 通道 TDM 流格式接收或发送数据 数据以二进制补码 MSB 优先格式进行处理 在 2 通道流中, 左声道数据域始终先于右声道数据域 在 TDMn 模式下 ( 其中 n 表示流中的通道总数 ), 时隙 至时隙 (n/2) 是音频帧的前半部分, 时隙 n/2 至时隙 n 是音频帧的后半部分 TDM 模式所用的串行数据引脚更少, 从而可以留出更多引脚来用于其它数据流 串行模式在串行输出端口模式和串行输入端口模式控制寄存器中设置 指代音频数据流时, 应注意区分 TDM2 和 I 2 S 两个术语 在本文中, TDM2 表示任意 2 通道流, 而 I 2 S 特指 2 通道 负 BCLK 极性 负 LRCLK 极性 MSB 延迟 流 串行数据时钟是完全双向的, 无需与 ADAU442/ ADAU445/ADAU446 主时钟输入同步 但是, 异步数据流必须通过片上异步采样速率转换进行路由, 才可以在内核中进行处理 输入控制寄存器可以控制时钟极性和数据输入模式 所有常见数据格式均提供灵活的 MSB 起始 位深度 (24 2 或 6 位 ) 和 TDM 设置 在除右对齐模式以外的所有其它模式下, 串行端口接受最多 24 位的任意位数 多余的位不会导致错误, 但会被内部截断 为使右对齐模式正确工作, 每个音频帧必须恰好有 64 BCLK( 对于 2 通道数据 ) 在 TDM 模式下,LRCLK 可以作为 5/5 占空比时钟或一位宽脉冲输入 ADAU442/ADAU445/ADAU446 在 TDM 模式中, 主机模式下 ADAU442/ADAU445/ADAU446 提供的位时钟限于 25 MHz 这样会限制不同 TDM 模式下提供主时钟的采样速率 表 8 所示为一些常见音频采样速率下串行输出端口的工作模式 利用输出控制寄存器, 用户可以控制时钟极性 时钟频率 时钟类型和数据格式 在除右对齐模式以外的所有其 它模式下 (MSB 延迟 8 2 或 6), 串行端口接受最多 24 位的任意位数 多余的位不会导致错误, 但会被内部截断 为使右对齐模式正确工作,LSB 必须与 LRCLK 的边沿对齐 所有串行端口控制寄存器的默认设置对应于 2 通道 I 2 S 模式和 24 位从机模式, 并且这些寄存器设置作为其通道号所对应时钟域的从机 表 8. 串行输入和输出端口 TDM 功能 模式 每个帧的 BCLK 周期数 fs (khz) BCLK 频率 (MHz) 有效模式 TDM 是 是 是 是 是 TDM 是 是 是 是 是 TDM 是 是 是 是 否 TDM 是 是 否 否 否 该器件不支持此模式 与外部 DAC 的连接由输出端口引脚专门处理 LRCLKx 和 BCLKx 引脚可以设置为主机或从机,SDATA_OUT 引脚用于将数据从 SigmaDSP 输出到外部 DAC 表 9 所示为标准音频数据格式的正确配置, 而图 2 显示了串行数据输入 / 输出端口的概览 Rev. C Page 3 of 92

32 表 9. 标准音频数据格式的配置 格式 LRCLK 极性 LRCLK 类型 BCLK 极性 MSB 位置 I 2 S 帧在下降沿开始 时钟 数据在下降沿改变 从 LRCLKx 边沿起延迟 BCLK ( 图 22) 左对齐 帧在上升沿开始 时钟 数据在下降沿改变 与 LRCLKx 边沿对齐 ( 图 23) 右对齐 帧在上升沿开始 时钟 数据在下降沿改变 从 LRCLKx 边沿起延迟 8 2 或 6 BCLK ( 图 24) 采用时钟的 TDM 帧在下降沿开始 时钟 数据在下降沿改变 从帧时钟开始起延迟 BCLK ( 图 25) 采用脉冲的 TDM ( 图 26) 帧在上升沿开始 脉冲 数据在下降沿改变 从帧时钟开始起延迟 BCLK SERIAL INPUT MODES SERIAL OUTPUT MODES SDATA_IN SDATA_IN SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 SERIAL INPUT PORTS ( 9) DSP CORE AND FARM SERIAL OUTPUT PORTS ( 9) SDATA_OUT SDATA_OUT SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT8 8:2 ( 9) INPUT CLOCK DOMAIN SELECTOR OUTPUT CLOCK DOMAIN SELECTOR 8:2 ( 9) :2 4:2 4:2 4:2 4:2 4:2 CLOCK PAD MULTIPLEXERS TO 2 3 TO 8 9 TO BCLK/LRCLK 2 BCLK/LRCLK 2 BCLK2/LRCLK2 2 BCLK3/LRCLK3 2 BCLK4/LRCLK4 2 BCLK5/LRCLK5 2 BCLK6/LRCLK6 2 BCLK7/LRCLK7 2 BCLK8/LRCLK8 2 BCLK9/LRCLK9 2 BCLK/LRCLK 2 BCLK/LRCLK 2 DEDICATED INPUT CLOCK DOMAINS ( 3) ASSIGNABLE INPUT/OUTPUT DOMAINS ( 6) 图 2. 串行数据输入 / 输出端口概览 DEDICATED OUTPUT CLOCK DOMAINS ( 3) Rev. C Page 32 of 92

33 串行音频数据时序图 图 22 至图 26 显示了标准音频数据格式的时序图 LRCLKx BCLKx SDATA_INx, SDATA_OUTx MSB LEFT CHANNEL LSB /F S MSB RIGHT CHANNEL LSB 图 22. I 2 S 模式 每通道 6 位至 24 位 LRCLKx BCLKx SDATA_INx, SDATA_OUTx LEFT CHANNEL MSB LSB MSB /F S RIGHT CHANNEL LSB 图 23. 左对齐模式 : 每通道 6 位到 24 位 LRCLKx BCLKx SDATA_INx, SDATA_OUTx LEFT CHANNEL RIGHT CHANNEL MSB LSB MSB /F S LSB 图 24. 右对齐模式 : 每通道 6 位到 24 位 LRCLKx BCLKx 32 BCLKs 256 BCLKs SDATA_INx, SDATA_OUTx SLOT SLOT 2 SLOT 3 SLOT 4 SLOT 5 SLOT 6 SLOT 7 SLOT 8 LRCLK BCLK MSB MSB MSB 2 DATA 图 25. TDM 模式 LRCLKx BCLKx SDATA_INx, SDATA_OUTx MSB TDM MSB TDM CH CH 8 SLOT SLOT SLOT 2 SLOT 3 SLOT 4 SLOT 5 SLOT 6 SLOT 7 32 BCLKs 图 26. 采用脉冲帧时钟的 TDM 模式 Rev. C Page 33 of 92

34 串行时钟域 ADAU442/ADAU445/ADAU446 中提供有 2 个时钟域 (LRCLKx 和 BCLKx 引脚对 ) 其中三个专用于串行数据输入端口, 另外三个专用于串行数据输出端口, 而剩下的六个则可以分配给输入或输出端口 ADAU442 内置八个 2 通道 ASRC,ADAU445 内置两个 8 通道 ASRC,ADAU446 则没有 ASRC 不过, 每个器件上都提供全部时钟域引脚 在无采样速率转换且串行端口处于从机模式的系统中, 至少必须连接两对 LRCLKx 和 BCLKx 引脚 : 一对用于输入串行端口, 另一对则用于输出串行端口 如果所有串行端口都处于主机模式且是同步的, 那么只需要连接一对 LRCLKx 和 BCLKx 引脚 图 27 显示了芯片输入和输出端的时钟域分配简化图 注意, 每个时钟域均由两个信号组成, 分别是 BCLK( 位时钟 ) 和 LRCLK( 帧时钟 ) 因此,2 个时钟域总共包含 24 个时钟信号 每个时钟域都能够用作主机或从机 因此, 所有 LRCLK 和 BCLK 引脚都是双向的 在从机模式下,LRCLK 和 BCLK 引脚接收编解码器等外部源提供的时钟信号 在主机模式下,LRCLK 和 BCLK 引脚向外部从机 IC 输出时钟信号 虽然从机模式下的时钟域可以给任意数量的串行端口提供时钟, 但主机模式下的时钟域只能给一个串行端口提供时钟 对于时钟域 [2:] 和时钟域 [:9], 对应的串行端口固定为输入或输出 对于可分配时钟域 ( 时钟域 [8:3]), 对应的串行端口可以为输入或输出, 具体取决于时钟 Pad 多路复用器寄存器的设置 ( 详情参见表 2) 表 2. 主机模式时钟域分配 时钟域 芯片引脚 串行端口 LRCLK, BCLK SDATA_IN LRCLK, BCLK SDATA_IN 2 LRCLK2, BCLK2 SDATA_IN2 3 LRCLK3, BCLK3 SDATA_IN3 or SDATA_OUT3 4 LRCLK4, BCLK4 SDATA_IN4 or SDATA_OUT4 5 LRCLK5, BCLK5 SDATA_IN5 or SDATA_OUT5 6 LRCLK6, BCLK6 SDATA_IN6 or SDATA_OUT6 7 LRCLK7, BCLK7 SDATA_IN7 or SDATA_OUT7 8 LRCLK8, BCLK8 SDATA_IN8 or SDATA_OUT8 9 LRCLK9, BCLK9 SDATA_OUT LRCLK, BCLK SDATA_OUT LRCLK, BCLK SDATA_OUT2 取决于时钟 Pad 多路复用器寄存器 ( 地址 xe24) 的设置 SDATA_IN SDATA_IN SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 SERIAL INPUT PORTS ( 9) SERIAL OUTPUT PORTS ( 9) SDATA_OUT SDATA_OUT SDATA_OUT2 SDATA_OUT3 SDATA_OUT4 SDATA_OUT5 SDATA_OUT6 SDATA_OUT7 SDATA_OUT MASTER/SLAVE SELECT TO 2 3 TO 8 9 TO BCLK/LRCLK BCLK/LRCLK BCLK2/LRCLK2 BCLK3/LRCLK3 BCLK4/LRCLK4 BCLK5/LRCLK5 BCLK6/LRCLK6 BCLK7/LRCLK7 BCLK8/LRCLK8 BCLK9/LRCLK9 BCLK/LRCLK BCLK/LRCLK CLOCK DOMAINS ( 2) 图 27. 串行时钟域分配示意图 Rev. C Page 34 of 92

35 串行时钟模式和设置去抖动窗口寄存器 ( 地址 xe22) 表 2. 寄存器 xe22 的位功能描述 位位置 描述 默认值 [5:6] 保留 [5:] 去抖动窗口 = 去抖动电路旁路 = 最小化窗口 = 最大化窗口 寄存器 xe22 是一个 6 位寄存器, 用于设置去抖动窗口的大小 去抖动电路可防止因从机模式下串行端口提供的帧时钟脉冲出现抖动而造成样本重复或被彻底忽略 默认情况下, 去抖动窗口设置为 8 个 MCLK 样本, 适合大多数应用 不过, 可以利用寄存器 xe22 在出现问题时微调该值, 也可以通过将位 [5:] 设置为 来彻底旁路去抖动电路 时钟 Pad 多路复用器寄存器 ( 地址 xe24) 表 22. 寄存器 xe24 的位功能描述 位位置 时钟域 默认值 [5:6] 保留 5 时钟域 8 4 时钟域 7 3 时钟域 6 2 时钟域 5 时钟域 4 时钟域 3 = 输入时钟域, = 输出时钟域 这六个时钟域 ( 时钟域 [8:3]) 可以为输入或输出时钟域, 具体由各个时钟域的单个位决定 ( 见表 22); 设置为 时对应于输入时钟域, 而设置为 时则对应于输出时钟域 在图 28 中, 时钟 Pad 多路复用器以六个 4:2 多路复用器表示 TO SERIAL INPUT PORTS TO SERIAL OUTPUT PORTS :2 4:2 4:2 4:2 4:2 4:2 CLOCK PAD MULTIPLEXERS 3 TO BCLK3/LRCLK3 BCLK4/LRCLK4 BCLK5/LRCLK5 BCLK6/LRCLK6 BCLK7/LRCLK7 BCLK8/LRCLK8 ASSIGNABLE INPUT/OUTPUT CLOCK DOMAINS ( 6) 图 28. 时钟 Pad 多路复用器 Rev. C Page 35 of 92

36 压缩 TDM4 模式这些器件中还提供一种特殊的 TDM 模式, 使得可将四个通道置于 64 位时钟周期空间内 此模式称为 压缩 TDM4 模式 或 MOST 模式 MOST( 面向媒体的系统传输 ) 是一种针对汽车及其它车辆中多媒体元件互连的联网标准 适合与 MOST 总线接口的很多 IC 都采用压缩 TDM4 数据格式 要使用此模式, 必须使用以下寄存器设置来设置串行端口 : 压缩 TDM4 模式 左对齐或延迟 6 位字长有关压缩 TDM4 模式的时序图, 请参见图 29 图中所示为负 BCLK 极性 负 LRCLK 极性且 MSB 延迟 的情况 LRCLKx ( PERIOD) BCLKx (64 PERIODS) SDATA_INx, SDATA_OUTx (4 CHANNELS) 6 BITS 6 BITS 6 BITS 6 BITS 图 29. 压缩 TDM4 模式 Rev. C Page 36 of 92

37 串行输入端口串行输入端口将标准 I 2 S 和 TDM 信号转换成 6 2 和 24 位音频信号, 以便输入音频处理器 这类端口支持 TDM2 TDM4 TDM8 和 TDM6 时分多路复用方案, 以及 I 2 S 左对齐 右对齐 MSB 延迟 2 和 MSB 延迟 6 模式 此外, 还支持不同的时钟极性和多种字长, 并能够在主机模式下提供驱动能力或在从机模式下驱动 串行输入端口由最多九个时钟域 ( 时钟域 至时钟域 8) 和最多九个串行数据信号 (SDATA_IN 至 SDATA_IN8) 组成 在从机模式下, 九个串行输入时钟域由 IC 上相应的九对 LRCLKx 和 BCLKx 引脚直接驱动 三对 LRCLKx 和 BCLKx 引脚 (LRCLK[2:] 和 BCLK[2:]) 硬连线至时钟域 [2:], 作为串行输入 剩下的六对 LRCLKx 和 BCLKx 引脚 (LRCLK[8:3] 和 BCLK[8:3]) 多路复用至时钟域 [8:3], 作为输入或输出 通过写入时钟 Pad 多路复用寄存器 ( 地址 xe24) 的位 [5:]( 如表 23 所示 ), 可以设置多路复用器来使用这些信号作为输入时钟域 此配置在主机模式下同样有效 图 3 更详细地显示了时钟通过串行输入端口的路由方式 对于可分配时钟域 ( 时钟域 [8:3]), 可以利用时钟 Pad 多路复用器将其单独路由至串行输入端口或串行输出端口 在从机模式下, 时钟域选择器 ( 即 8:2 多路复用器 ) 允许各个串行输入端口从任意可用时钟域获取时钟信号 在主机模式下, 时钟域选择器将被旁路, 所用分配情况如表 24 所示 SigmaDSP 支持的最大音频输入通道数量为 24 设置串行输入端口时必须考虑到这点 ( 例如, 两个 TDM6 流不是有效输入 ) 表 23. 输入时钟域多路复用 时钟域 芯片引脚 寄存器 xe24 设置 LRCLK, BCLK 不适用 LRCLK, BCLK 不适用 2 LRCLK2, BCLK2 不适用 3 LRCLK3, BCLK3 将位 设为 4 LRCLK4, BCLK4 将位 设为 5 LRCLK5, BCLK5 将位 2 设为 6 LRCLK6, BCLK6 将位 3 设为 7 LRCLK7, BCLK7 将位 4 设为 8 LRCLK8, BCLK8 将位 5 设为 表 24. 主机模式下的输入时钟域分配情况 数据引脚 时钟引脚 SDATA_IN LRCLK, BCLK SDATA_IN LRCLK, BCLK SDATA_IN2 LRCLK2, BCLK2 SDATA_IN3 LRCLK3, BCLK3 SDATA_IN4 LRCLK4, BCLK4 SDATA_IN5 LRCLK5, BCLK5 SDATA_IN6 LRCLK6, BCLK6 SDATA_IN7 LRCLK7, BCLK7 SDATA_IN8 LRCLK8, BCLK8 Rev. C Page 37 of 92

38 SDATA_IN SDATA_IN SDATA_IN2 SDATA_IN3 SDATA_IN4 SDATA_IN5 SDATA_IN6 SDATA_IN7 SDATA_IN8 SERIAL INPUT PORTS ( 9) 8:2 ( 9) CLOCK DOMAIN SELECTOR TO SERIAL OUTPUT PORTS 3 TO 8 ( 6) 4:2 4:2 4:2 4:2 4:2 4:2 CLOCK PAD MULTIPLEXERS TO 2 3 TO BCLK/LRCLK BCLK/LRCLK BCLK2/LRCLK2 BCLK3/LRCLK3 BCLK4/LRCLK4 BCLK5/LRCLK5 BCLK6/LRCLK6 BCLK7/LRCLK7 BCLK8/LRCLK8 DEDICATED INPUT CLOCK DOMAINS ( 3) ASSIGNABLE INPUT/OUTPUT CLOCK DOMAINS ( 6) 图 3. 串行输入端口时钟多路复用 Rev. C Page 38 of 92

39 串行输入端口模式和设置九个串行输入端口分别通过设置串行输入模式寄存器中对应的单个 2 字节字来进行控制 ( 有关寄存器地址, 请参见表 25) 每个串行数据信号均可设置为使用九个时钟域的任意一个 ( 从机模式 ) 或内部产生的 LRCLK 信号 ( 频率为 f S,NORMAL f S,DUAL 或 f S,QUAD) 复位时, 各个串行端口的默认值设为使用 5% 占空比 LRCLK( 而非同步脉冲 ) 的立体声 I 2 S 24 位 负 LRCLK 和 BCLK 极性从机模式 此配置对应于设置 x3c 串行数据使用其对应的时钟域( 即 SDATA3 使用 LRCLK3 和 BCLK3) 限制当器件处于 MOST 模式 ( 压缩 TDM4 模式 ) 时, 串行数据的 MSB 位置必须从帧开始 (I 2 S 位置 ) 起延迟个 位时钟且数据必须是 6 位宽 每个通道具有一个 32 位帧 因此, 当器件处于延迟 2 模式时, 串行数据仅可为 6 或 2 位宽 ( 而非 24 位 ) 当器件处于 延迟 6 模式时, 串行数据仅可为 6 位宽 由于最大时钟速度存在限制, 主机和从机模式仅与某些 TDM 模式兼容 详情参见表 8 串行输入端口模式寄存器 ( 地址 xe 至地址 xe8) 表 25. 串行输入端口模式寄存器的地址 地址 十进制 十六进制 名称 读 / 写字长 E 串行输入端口 模式 6 位 (2 字节 ) E 串行输入端口 模式 6 位 (2 字节 ) E2 串行输入端口 2 模式 6 位 (2 字节 ) E3 串行输入端口 3 模式 6 位 (2 字节 ) E4 串行输入端口 4 模式 6 位 (2 字节 ) E5 串行输入端口 5 模式 6 位 (2 字节 ) 5735 E6 串行输入端口 6 模式 6 位 (2 字节 ) 5735 E7 串行输入端口 7 模式 6 位 (2 字节 ) E8 串行输入端口 8 模式 6 位 (2 字节 ) 表 26. 串行输入端口模式寄存器的位功能描述 位位置 描述 默认值 5 时钟输出使能 = 禁用 LRCLK 和 BCLK 输出引脚 = 使能 LRCLK 和 BCLK 输出引脚 4 帧同步类型 = LRCLK 5/5 占空比时钟信号 ( 方波 ) = LRCLK 同步脉冲 ( 窄脉冲 ) [3:] 时钟域主 / 从选择 视地址而定 2 = 时钟域 ( 端口 ) 的从机 = 时钟域 ( 端口 ) 的从机 = 时钟域 2( 端口 2) 的从机 = 时钟域 3( 端口 3) 的从机 = 时钟域 4( 端口 4) 的从机 = 时钟域 5( 端口 5) 的从机 = 时钟域 6( 端口 6) 的从机 = 时钟域 7( 端口 7) 的从机 = 时钟域 8( 端口 8) 的从机 = 主机, 时钟为 f S,NORMAL = 主机, 时钟为 f S,DUAL = 主机, 时钟为 f S,QUAD 9 串行输入 BCLK 极性 = 负 BCLK 极性 = 正 BCLK 极性 8 串行输入 LRCLK 极性 = 负 LRCLK 极性 = 正 LRCLK 极性 Rev. C Page 39 of 92

40 位位置 描述 默认值 [7:6] 字长 = 24 位 = 2 位 = 6 位 3 = 灵活的 TDM 模式 [5:3] MSB 位置 = I 2 S ( 延迟 ) = 左对齐 ( 延迟 ) = 延迟 8 = 延迟 2 = 延迟 6 [2:] TDM 类型 = TDM2 ( 立体声 ) = TDM4 3 = TDM8 或灵活的 TDM 模式 = TDM6 = 压缩 TDM4 要将端口设置为主机或从机, 必须配合使用位 5 和位 [3:] 2 默认值取决于地址 :xe = xe = xe2 = xe3 = xe4 = xe5 = xe6 = xe7 = 且 xe8 = 3 要激活灵活的 TDM 模式, 必须设置位 [7:6] 和位 [2:] 时钟输出使能位 ( 位 5) 该位控制串行端口的相应位时钟以及左右时钟 该位置 时, 时钟引脚设为输出 该位置 时, 时钟引脚则不是输出时钟 要将端口设置为主机或从机, 必须配合使用寄存器 xe 至寄存器 xe8 中的位 5 和位 [3:] 利用时钟 Pad 多路复用器寄存器 ( 地址 xe24), 可将时钟域分配给输入或输出串行端口 更多信息参见 时钟 Pad 多路复用器 部分 帧同步类型位 ( 位 4) 该位设置所用 LRCLK 信号的类型 该位置 时, 时钟信号为方波 该位置 时, 信号则为窄脉冲 时钟域主 / 从选择位 ( 位 [3:]) 这些位决定串行端口是作为可用时钟域的主机还是从机来输出其时钟 如果串行端口设为主机, 则时钟输出使能位 ( 位 5) 必须设为 如果串行端口设为从机, 则时钟输出使 能位必须设为 这两种情况下, 如果对应的时钟 Pad 多路复用器是可分配的, 则都必须设置为串行输入域 更多信息参见 时钟 Pad 多路复用器 部分 注意, 单个时钟域可以有任意数量的串行端口作为从机, 但单个串行端口仅可作为单个时钟域的主机 对于 MHz 内核时钟信号, f S,NORMAL f S,DUAL 和 f S,QUAD 分别为 48 khz 96 khz 和 92 khz 串行输入 BCLK 极性位 ( 位 9) BCLKx 的极性决定 LRCLKx 和 SDATA_Inx 是在 BCLKx 信号的上升沿 (+) 还是下降沿 ( ) 改变 标准 I2S 信号采用负 BCLK 极性 串行输入 LRCLK 极性位 ( 位 8) LRCLKx 的极性决定左立体声声道是在 LRCLKx 信号的上升沿 (+) 还是下降沿 ( ) 改变 标准 I2S 信号采用负 LRCLK 极性 Rev. C Page 4 of 92

41 BCLK POLARITY LRCLKx BCLKx SDATA_INx LRCLKx BCLKx SDATA_INx LRCLK POLARITY 图 3. 串行输入 BCLK 极性 LRCLKx L R L R L R LRCLKx 图 32. 串行输入 LRCLK 极性 字长位 ( 位 [7:6]) 支持 TDM2 TDM4 TDM8 和 TDM6 时分多路复用方通过这些位可以将输入数据的字长设为 6 2 或 24 位 如案, 以及 I 2 S 左对齐 右对齐 MSB 延迟 2 和 MSB 延迟 6 果输入信号的数据位超过该字长, 则多余的位会被截断 模式 此外, 还支持不同的时钟极性和多种字长, 并能够第四种设置为灵活的 TDM 更多信息参见 串行输入的灵在主机模式下提供驱动能力或在从机模式下驱动 活 TDM 接口模式 部分 串行输出端口由最多九个时钟域 ( 时钟域 3 至时钟域 ) 和最 MSB 位置位 ( 位 [5:3]) 多九个串行数据信号 (SDATA_IN 至 SDATA_IN8) 组成 这些位设置数据流中的 MSB 位置 在从机模式下, 九个串行输出时钟域由 IC 上相应的九对 TDM 类型 ( 位 [2:]) LRCLKx 和 BCLKx 引脚直接驱动 三对 LRCLKx 和 BCLKx 引这些位设置数据流中包含的通道数 可能的选择有 TDM2 脚 (LRCLK[:9] 和 BCLK[:9]) 硬连线至时钟域 [:9], 作为 ( 立体声 ) TDM4 TDM8 或灵活的 TDM TDM6 和压缩串行输出 剩下的六对 LRCLKx 和 BCLKx 引脚 (LRCLK[8:3] TDM4 模式 有关压缩 TDM4 模式的更多信息, 请参见 压和 BCLK[8:3]) 多路复用至时钟域 [8:3], 作为输入或输出 缩 TDM4 模式 部分 如果字长位 ( 位 [7:6]) 设为 来使能灵通过写入时钟 Pad 多路复用寄存器 ( 地址 xe24) 的位 [5:] 活的 TDM 模式, 那么 TDM 类型位 ( 位 [2:]) 也必须设置为灵 ( 如表 27 所示 ), 可以设置多路复用器来使用这些信号作为活的 TDM 模式 ( 即设为 ) 输出时钟域 此配置在主机模式下同样有效 在主机模式下,ADAU442/ADAU445/ADAU446 可以产生指定频率 (f S,NORMAL f S,DUAL 或 f S,QUAD) 的 LRCLK 时钟信号 (5% 占空比 ) 或 LRCLK 同步脉冲 产生脉冲时, 其宽度等于一个内部 BCLK 每个通道针对每个 LRCLK 需要 32 个 BCLK 周期 因此, 对于 TDM4, 需要 28 个 BCLK 周期 ; 对于 TDM8, 则为 256 个 BCLK 周期 ; 对于 TDM6, 则为 52 个 BCLK 周期 ; 对于 TDM2,, 则为 64 个 BCLK 周期 (LRCLK 信号为 5% 占空比信号 ( 即非脉冲 ) 或者采用 I 2 S 或左对齐模式工作时除外 ); 对于压缩 TDM4, 则为 64 个 BCLK 周期 串行输出端口串行输出端口将来自音频处理器的 6 2 和 24 位音频信号转换成串行数据输出上的标准 I2S 和 TDM 信号 这类端口 表 27. 输出时钟域多路复用 时钟域 芯片引脚 寄存器 xe24 设置 LRCLK9, BCLK9 不适用 LRCLK, BCLK 不适用 2 LRCLK, BCLK 不适用 3 LRCLK3, BCLK3 将位 设为 4 LRCLK4, BCLK4 将位 设为 5 LRCLK5, BCLK5 将位 2 设为 6 LRCLK6, BCLK6 将位 3 设为 7 LRCLK7, BCLK7 将位 4 设为 8 LRCLK8, BCLK8 将位 5 设为 图 33 详细地显示了时钟通过串行输出端口的路由方式 对于可分配时钟域 ( 时钟域 [8:3]), 可以利用时钟 Pad 多路复用器将各个时钟域单独路由至串行输入端口或串行输出端口 Rev. C Page 4 of 92