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讹比刘
4 years ago
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1 论文原创性声明本人郑重声明 : 此处所提交的论文基于 FPGA 的 DDR SDRAM 控制器在高速数据采集中的应用, 是本人在导师指导下, 在哈尔滨工业大学攻读硕士学位期间进行研究工作所取得的成果据本人所知, 论文中除已注明部分外不包含他人已发表或撰写过的研究成果对本文的研究工作做出重要贡献的个人和集体, 均已在文中以明确方式注明本声明的法律结果将完全由本人承担作者签字门亮日期 : 2007 年 4 月 7 日基于 FPGA 的 DDR SDRAM 控制器在高速数据采集系统中的应用作品提交人 : 门亮指导教师 : 王立欣 ( 哈尔滨工业大学电气工程及自动化学院, 哈尔滨 ) 摘要 : 实现数据的高速大容量存储是数据采集系统中的一项关键技术本设计采用 Altera 公司 Cyclone 系列的 FPGA 完成了对 DDR SDRAM 的控制, 以状态机来描述对 DDR SDRAM 的各种时序操作, 设计了 DDR SDRAM 的数据与命令接口用控制核来简化对 DDR SDRAM 的操作, 并采用自顶至下模块化的设计方法, 将控制核嵌入到整个数据采集系统的控制模块中, 完成了数据的高速采集存储及上传使用开发软件 Quartus II 中内嵌的逻辑分析仪 SignalTap II 对控制器的工作流程进行了验证和调试最终采集到的数据波形表明, 完成了对 DDR SDRAM 的突发读写操作, 达到了预期设计的目标关键字 :FPGA;DDR SDRAM; 数据采集 The application of DDR SDRAM based on FPGA in high-speed data acquisition system Abstract: In Data Acquisition system it is a key technology to store data at high speed and with large capacity. This design manages to control DDR SDRAM with FPGA which belongs to Cyclone s series of Altera Company. State machine is used to draw the time diagram of DDR SDRAM and to design its data and command interface. The processes of the high-speed data acquisition,storage and uploading is accomplished by the simplification of DDR SDRAM by the controller which is embedded into the whole controlling module of Data Acquisition system with the top-to-bottom design method. The logic analyzer SignalTap II embedded in the developing software Quartus II is used to test and regulate the controller s working flow. The tested results indicate that the bursting writing and reading operation is preformed successfully by the controller and the expected goal is reached. Keyword:FPGA; DDR SDRAM; Data Acquisition 0 引言 DDR SDRAM 是 Double Data Rate SDRAM 的缩写, 即双倍速率同步动态随机存储器 DDR 内存是在 SDRAM 内存基础上发展而来的, 能够在时钟的上升沿和下降沿各传输一次数据, 可以在与 SDRAM 相同的总线时钟频率下达到更高的数据传输率本设计中采用 Altera 公司 Cyclone 系列型号为 EP1C6Q240C8 的 FPGA 实现控制器, 以 Hynix 公司生产的型号为 HY5DU121622B(L)TP 的 DDR SDRAM 为存储器, 完成了对数据的高速大容量存储 1 DDR SDRAM 的控制原理及存储功能的实现

2 DDR SDRAM 支持的常用命令有 7 种 : 空操作 (NOP) 激活操作(Active) 突发读(Burst Read) 突发写(Burst Write) 自动刷新(Autorefresh) 预充电(Precharge) 模式寄存器配置 (Mode Register Set) 所有的操作命令都是通过信号线 RAS_N CAS_N WE_N 共同控制来实现的在对 DDR SDRAM 进行存取数据操作之前, 首先要对其初始化, 即设置 DDR SDRAM 的普通模式寄存器和扩展模式寄存器, 确定 DDR SDRAM 的工作方式, 这些设置包括突发长度突发类型 CAS 潜伏期和工作模式以及扩展模式寄存器中的对 DDR SDRAM 内部延迟锁定回路 (DLL) 的使能与输出驱动能力的设置初始化完成之后,DDR SDRAM 便进入正常的工作状态, 此时便可对存储器进行读写和刷新 DDR SDRAM 在一对差分时钟的控制下工作命令 ( 地址和控制信号 ) 在每个时钟的上升沿被触发随着数据 DQ 一起传送的还包括一个双向的数据选通信号 DQS, 接收方通过该信号来接收数据 DQS 作为选通信号在读周期中由 DDR SDRAM 产生, 在写周期中由存储器的控制器产生该选通信号与数据相关, 其作用类似于一个独立的时钟, 并满足相应的时序要求由于 DDR SDRAM 的数据接口在时钟的两个沿的触发下工作, 其数据宽度是存储器数据宽度的一半为实现数据的大容量存储, 设计时采用的是一个控制核同时对两片 DDR SDRAM 进行操作, 外接数据线的宽度由单片 DDR SDRAM 的 16 位扩展到 32 位对 DDR SDRAM 的读和写操作是基于突发的, 即从一个选定的地址单元开始, 连续存取已设置长度的地址单元, 该长度就是所谓的突发长度 DDR SDRAM 提供的可编程的读或写的突发长度为 2,4 或 8 数据的存取以一个激活命令(Active) 开始, 接着便是读 (Burst Read) 或写 (Burst Write) 命令与激活命令一起被触发的地址位用来选择将要存取的区和页 ( 或行 ), 与读或写命令一起被触发的地址位用来选择突发存取的起始列单元读命令被触发后, 数据将在 1.5~3 个时钟周期之后出现在数据总线上这个延迟就是所谓的 CAS 潜伏期 (CAS latency), 即从 DDR SDRAM 内核读出数据到数据出现在数据总线上所需要的时间 CAS 潜伏期的大小与 SDRAM 的速度和存储器的时钟频率有关当要存取一个不同行的地址单元时, 需要通过一个预充电 (Precharge) 操作关闭当前行自动刷新 (Autorefresh) 命令用来周期性地刷新 DDR SDRAM, 以保持其内部的数据不丢失 2 DDR SDRAM 控制器的设计 DDR SDRAM 控制器的功能包括 :(1) 初始化 DDR SDRAM;(2) 简化 DDR SDRAM 的读写时序 ;(3) 将 DDR SDRAM 接口的双时钟沿数据转换为单时钟沿数据, 使得对 DDR SDRAM 的操作类似于普通 RAM;(4) 控制器还要产生周期性的刷新命令来维持 DDR SDRAM 内的数据而不丢失其控制转换图如图 1 所示

3 图 1 DDR SDRAM 控制器状态机在对 DDR SDRAM 初始化完成之后, 就可进行读写或其他操作在执行读 ( 写 ) 命令之前, 先要激活将要读 ( 写 ) 的行, 之后便可对该行进行突发读 ( 写 ) 在控制器的设计中, 所有的读写命令都是不带预充电的, 因此, 某一行被激活之后将一直处于激活状态, 直到用户发送突发终止命令, 此时控制器将自动产生一个预充电命令来关闭当前行这样, 某一行被激活之后用户便可进行连续的突发读 ( 写 ) 操作, 从而节省了每次突发读写所需要的激活时间, 提高了系统的数据吞吐率 2.1 DDR SDRAM 的读操作流程通过对 DDR SDRAM 的读时序的分析, 将整个读操作过程分解为 7 个状态, 每一个状态都对应着不同的命令 (CMD) 值,DDR 控制核通过对 CMD 的译码完成对 DDR SDRAM 的操作从整体的控制过程来看, 读操作流程如图 2 所示其中实线表示的是读操作的控制流程, 虚线表示的读操作的状态转换流程控制流程的实现依赖于控制器内部状态转换产生的控制信号实现各状态之间切换的控制信号主要有命令应答信号 CMDACK, 外部控制信号 RDREQ 以及程序内部的计数器 Count_READ 当系统的主状态机进入到读数据状态时, 控制信号 CBE= 010 ; 控制器内部的状态机进入到读状态读流程中另一个重要的信号为 RDREQ, 它是由控制器后端的缓存 (FIFO) 产生的, 当缓存中数据容量低于设定值时, 信号 RDREQ 被置高, 读状态由 PRE_NOP 进入 READA, 发起一次读操作, 完成 8 个数据的传送程序内部的计数器 Count_READ 保证控制核在经过设定的 CAS 潜伏期后从数据总线上读取数据

4 STOPAD=1 CBE=010 SDRAM 写满 (ADDR) WAIT_READ_A CBE=010 PresentState<= READ_DATA CMDACK=1 READ_DATA_A CBE=010 OUT_REQ=1 时读出数据 PRE DATAVALID=1 USED<10&CBE=010 PRE_NOP IN_REQ=1 时写入数据 USED(TO_LD)= 写入 - 读出 READSTATE=READA_NOP & 7<Count_READ<11 Count_READ=15 RDREQ=1 READA READA_TERM INATE_NOP READA_TERMI NATE READA_NOP CMDACK=1 CMDACK=1 Count_READ=8 图 2 DDR SDRAM 的读操作状态转换及控制流程图 2.2 DDR SDRAM 的写操作流程在对 DDR SDRAM 的写操作中, 同样以状态机完成其时序控制, 状态转换图如图 3 所示每发起一次写操作,DDR SDRAM 存储 8 个 16 位的数据, 其中控制信号 FULL 由前端数据缓存 (FIFO) 产生, 当前端缓存中存储的数据达到设定的深度时,FULL 被置为高, 控制核以 100MHz 的时钟从缓存中读走宽度为 32 位的数据, 当缓存内部的读计数器计数到 4 时,FULL 信号置低, 控制器的读操作停止读出的 4 个 32 位数据经过控制核内部的数据路径模块转换成 DDR SDRAM 接口的 16 位数据格式, 在 DDR 控制接口模块产生的时序配合下以双倍速率完成一次突发写

5 图 3 DDR SDRAM 的写操作状态转换图 3 DDR SDRAM 控制器的 FPGA 实现 3.1 控制电路主状态机设计主状态机用于控制整个数据采集系统的工作流程各功能模块的配合, 命令的发送, 数据的采集存储和传输都需要状态机来协调并严格控制时序关系其状态转换图如图 4 所示控制器上电或复位时进入 IDLE 状态, 其中 LA 和 LD 分别为 PCI 局部总线的地址线和数据线, 上位机的发送的命令通过 PCI 总线及接口芯片传送到 PCI 局部总线, 其中地址线的变化将引起状态机内部的状态转换, 状态转换的同时, 相应的配置字将出现在数据线上配置完参数之后, 转态机进入等待数据状态 (WAIT_DATA), 当触发信号满足要求之后 (TRG= 1 ), 自动进入到保存数据状态 (SAVE_DATA), 在此状态下, 控制程序开始进行数据采集指定存储深度的数据采集完成后, 主状态机自动进入等待读数据状态, 在接受到地址线上的状态转换命令后, 分别进入读取 A 通道和 B 通道数据的状态数据读完之后, 上位机发送命令使状态返回到 IDLE 状态

6 图 4 控制器主状态机的状态转换图 3.2 DDR SDRAM 控制器各模块结构图系统的顶层文件 DATA_SAMPLE 的结构如图 5 所示,FPGA 内置的主要有前端缓存模块 DATATO_RAM 后端缓存模块 TO_LD 和 DDR SDRAM 的控制模块 SDRAM 从数据流程上看, 前端缓存将双路 AD 采集到的数据合并成 64 位, 当缓存中的数据达到设定的存储深度时, 控制模块在 100MHz 的时钟下将数据读出, 并将 64 位数据拆分成 32 位分别存储到两片 DDR SDRAM 中进入到读状态时, 控制模块同时从两片 DDR SDRAM 中读出 32 位的数据, 根据用户所选择的数据通道, 控制逻辑将相应的数据送入后端缓存中, 后端缓存再将数据拆分成 16 位, 通过 PCI 局部总线传送到上位机中从控制流程上看,DATATO_RAM 和 TO_LD 中都设置了数据计数器, 当 DATATO_RAM 中存储的数据量超过设定值时, 读使能 RDEN 有效, 控制模块从缓存中一次读走 4 个数据后端缓存的控制方式与此类似

7 DQ[31..0] DQS[3..0] WE RAS CAS SA[12..0] BA[1..0] STOPAD OUT_REQ BCLK FCLK RDCLK SCLR SAMPCLK RDCLK CLK_IN SD_OUT[63..0] D_IN[31..0] 图 5 顶层模块 DATA_SAMPLE 的结构图 STOPAD_OUT ACLK RESET_ADDR DM[7..0] SA[12..0] BA[1..0] (A)RESET LEN[3..0] LEREST DOUT[63..0] ADDR RESET_N CMDACK ADDR[24..0] CMD[2..0] ddr_sdram WE RAS CAS CS_N[1..0] DQM[3..0] DATA_IN[63..0] DQ[31..0] CLK CLK200 DQS[3..0] SDRAM 图 6 控制器 SDRAM 的结构图控制模块 SDRAM 由两部分组成, 其结构如图 6 所示其中 ADDR 为地址产生模块, 给控制核 ddr_sdram 提供数据操作的行地址和列地址控制核 ddr_sdram 完成的功能包括将内部状态转换产生的 CMD 控制命令译码成 DDR SDRAM 所能实现的各种操作并实现以双倍的速率与 DDR SDRAM 进行数据交换的接口 ddr_sdram 的结构框图如图 7 所示

8 CMD2..0] CMDACK ADDR[24..0] 控制接口模块命令接口单元刷新控制单元 Request Ack ADDR Request Ack 仲裁单元命令模块命令产生单元 SA[11..0] BA[1..0] CS_N[1..0] CKE RAS_N CAS_N WE_N DATAOUT[31..0] 数据路径模块 OE DQS[3..0] DM[3..0] 数据通路 DQM[3..0] DATAIN[31..0] DQ[31..0] 图 7 控制核 ddr_sdram 的结构图控制核 ddr_sdram 采用自顶而下模块化的设计方法, 由 4 个模块构成 :ddr_sdram 顶层模块控制接口模块命令模块和数据路径模块 ddr_sdram 顶层模块初始化并把其余三个模块有机地结合起来 ; 控制接口模块接收 CMD 命令和相关存储器地址, 对命令进行译码并将请求发送给命令模块 ; 命令模块接收从控制接口模块译码后的命令和地址, 产生相应的命令给 DDR SDRAM; 数据路径模块在读命令 READA 和写命令 WRITEA 期间处理数据交换控制接口模块包含 1 个命令译码器和 1 个 16 位的刷新减计数器及相应的控制电路命令译码器译码并将译码后的命令及相应的地址转送给命令模块减计数器和相应的控制电路用来产生刷新命令给命令模块其值就是由 LOAD_REG2 命令写入到 REG2 中的值当计数器减到 0 时, 控制接口模块就向命令模块发 Request 并一直保持到命令模块发 Ack 来响应该请求一旦控制接口模块接收到 Ack, 减计数器就会重新写入 REG2 中的值命令模块由 1 个简单的仲裁器命令发生器及命令时序器组成它接收从控制接口模块来的译码后的命令, 同时接收刷新控制逻辑发来的刷新请求命令并产生正确的命令给 DDR SDRAM 仲裁器在控制接口发来的命令和刷新控制逻辑发来的刷新请求命令之间进行仲裁刷新请求命令的优先级高于控制接口来的命令在仲裁器收到命令译码器发来的命令后, 该命令就传送到命令发生器, 命令时序器即用 3 个移位寄存器产生正确的命令时序后发给 DDR SDRAM 1 个移位寄存器用来控制激活命令时序,1 个用来控制 READA 和 WRITEA 命令,1 个用来计时操作命令的持续时间, 为仲裁器确定最后的请求操作是否完成数据路径模块提供了 DDR SDRAM 到 FPGA 的数据通道在和 DDR SDRAM 接口的一方, 数据路径模块将从 DDR SDRAM 过来的数据总线宽度翻倍, 并在 200MHz 的时钟频率接收 DDR SDRAM 在 100MHz 时钟的上下沿送出的数据在和 FPGA 接口的一方, 数据路径模块将从 FPGA 送来的数据宽度减半并以 2 倍的速率送给 DDR SDRAM 4 系统实现的功能及结果分析逻辑分析仪 SignalTap II 是 Quartus II 软件中集成的一个内部逻辑分析软件, 使用它可以观察本设计的内部信号波形在系统的软件设计和仿真完成之后, 将编译后的文件下载到系统的硬件中, 对 DDR SDRAM 控制器的状态转移和读写流程中各个信号进行了实时的采集与显示如图 8 所示, 是控制器读数据时嵌入式逻辑分析仪采集到的波形图第 9 行到第 15

在信号的上升沿和下降沿存储器存储数据总线上的数据, 存满 8 个完成一次写操作直到前端缓存的读使能信号有效时, 控制器从前端缓存读取数据, 并发起下一次写操作图 9 DDR SDRAM 突发写操作波形图将所设计的控制器用于最高采样速率为

9 行的信号显示的是读流程中各状态之间的切换过程读命令发出之后, 经过 CAS 潜伏期, DDR SDRAM 突发传输 8 个数据, 并产生选通信号 DQS 控制器在读到数据线 DQ 上的数据后, 将数据宽度加倍, 传送到后端缓存中图 8 DDR SDRAM 突发读操作波形图写数据的波形图如图 9 所示, 当主状态机在 SAVE_DATA 状态时,DDR SDRAM 从控制器的数据总线上一次存储 8 个数据图中的选通信号 HI_LO 是由控制器产生的, 在信号的上升沿和下降沿存储器存储数据总线上的数据, 存满 8 个完成一次写操作直到前端缓存的读使能信号有效时, 控制器从前端缓存读取数据, 并发起下一次写操作图 9 DDR SDRAM 突发写操作波形图将所设计的控制器用于最高采样速率为 10MHz 的数据采集系统中,DDR SDRAM 工作的差分时钟为 100MHz, 容量为 32MByte, 系统运行性能良好, 能够较好的完成 DDR SDRAM 与 AD 转换模块,PCI 总线接口模块之间的数据交换图 10 为数据采集卡对 10kHz 正弦信号采样的波形

10 图 10 10kHz 正弦信号采样波形 5 特色描述 (1) 本设计在深入了解 DDR SDRAM 工作原理的基础上, 确定了 DDR SDRAM 控制器的总体方案和模块化设计方法 (2) 用 FPGA 实现的 DDR SDRAM 的控制器能在很高的速度下完成数据的读写和复杂的控制操作, 工作可靠 (3) 该控制器解决了 DDR SDRAM 用于高速数据采集的关键技术问题, 对增加数据采集系统的缓存容量具有重要意义

基于FPGA的SDRAM控制器设计开发

基于FPGA的SDRAM控制器设计开发 Open Journal of Circuits and Systems 电路与系统, 2014, 3, 19-24 Published Online March 2014 in Hans. http://www.hanspub.org/journal/ojcs http://dx.doi.org/10.12677/ojcs.2014.31004 Design of SDRAM Controller