第 2 章 MOSFET 逻辑设计 本章目录 2.1 理想开关 2.2 MOSFET 开关 2.3 基本的 CMOS 逻辑门 2.4 CMOS 复合逻辑门 2.5 传输门电路 2.6 时钟控制和数据流控制 2017-9-7 第 2 章 MOSFET 逻辑设计 1 2.1 理想开关 1 高电平有效的控制开关 2 低电平有效的控制开关 y = x? 2017-9-7 第 2 章 MOSFET 逻辑设计 2
2.2 MOSFET 开关 1 MOSFET 开关 MOSFET: 金属氧化物半导体场效应晶体管 (metal-oxide-semiconductor field-effect transistor) 栅极 Gate, 源极 Source, 漏极 Drain 源极 S 漏极 D 在物理上不是固定的, 由工作时端电位决定 2017-9-7 第 2 章 MOSFET 逻辑设计 3 2.2 MOSFET 开关 2 布尔值与电参量之间的转换 (1) 双电源供电 2017-9-7 第 2 章 MOSFET 逻辑设计 4
2.2 MOSFET 开关 (2) 单电源供电 正逻辑 : 高电平对应逻辑 1, 低电平对应逻辑 0 负逻辑 : 高电平对应逻辑 0, 低电平对应逻辑 1 2017-9-7 第 2 章 MOSFET 逻辑设计 5 2.2 MOSFET 开关 3 MOSFET 的开关特性数字电路中, 可将 MOS 管看作是由栅极信号控制的双向开关 2017-9-7 第 2 章 MOSFET 逻辑设计 6
2.2 MOSFET 开关 (1) 阈值电压 V T : 开始形成导电沟道时的栅源电压 NMOS: 阈值电压 V Tn 为正数, 典型值 0.3~0.7V V GSn >V Tn 时, 晶体管导通 V GSn V Tn 时, 晶体管截止 PMOS: 阈值电压 V Tp 为负数, 典型值 0.3~ 0.8V V SGp > V Tp 时, 晶体管导通 V SGp V Tp 时, 晶体管截止 2017-9-7 第 2 章 MOSFET 逻辑设计 7 2.2 MOSFET 开关 NMOS 阈值电压 V Tn 逻辑含义 2017-9-7 第 2 章 MOSFET 逻辑设计 8
2.2 MOSFET 开关 PMOS 阈值电压 V Tp 逻辑含义 2017-9-7 第 2 章 MOSFET 逻辑设计 9 2.2 MOSFET 开关 (2) 电压传输特性 NMOS 电压传输特性 : NMOS 传送强逻辑 0 电压, 但传送弱逻辑 1 电压 2017-9-7 第 2 章 MOSFET 逻辑设计 10
2.2 MOSFET 开关 PMOS 电压传输特性 : PMOS 传送强逻辑 1 电压, 但传送弱逻辑 0 电压 如何解决传送电平时阈值电压损失 (Threshold Drops) 问题? 设计互补 MOS(CMOS) 解决传送电平问题, 用 PMOS 传送逻辑 1, 用 NMOS 传送逻辑 0 2017-9-7 第 2 章 MOSFET 逻辑设计 11 2.3 基本的 CMOS 逻辑门 1 CMOS 逻辑门的结构 2017-9-7 第 2 章 MOSFET 逻辑设计 12
2.3 基本的 CMOS 逻辑门 CMOS 逻辑门的工作情况 2017-9-7 第 2 章 MOSFET 逻辑设计 13 2.3 基本的 CMOS 逻辑门 2 互补对 互补对由一个 NMOS 和一个 PMOS 组成, 它们的栅极连在一起 2017-9-7 第 2 章 MOSFET 逻辑设计 14
2.3 基本的 CMOS 逻辑门 互补对的工作情况 2017-9-7 第 2 章 MOSFET 逻辑设计 15 2.3 基本的 CMOS 逻辑门 2.3.1 非门 ( 反相器 ) 2017-9-7 第 2 章 MOSFET 逻辑设计 16
2.3 基本的 CMOS 逻辑门 CMOS 反相器的工作情况 2017-9-7 第 2 章 MOSFET 逻辑设计 17 2.3 基本的 CMOS 逻辑门 2.3.3 与非门 逻辑符号与真值表 2017-9-7 第 2 章 MOSFET 逻辑设计 18
2.3 基本的 CMOS 逻辑门 设计原理 : 对每个输入使用一个 NMOS/PMOS 互补对 将输出节点通过 PMOS 与电源 V DD 相连 将输出节点通过 NMOS 与地相连 确保输出总是一个正确定义的高电平或低电平 2017-9-7 第 2 章 MOSFET 逻辑设计 19 2.3 基本的 CMOS 逻辑门 CMOS NAND2 逻辑电路 2017-9-7 第 2 章 MOSFET 逻辑设计 20
2.3 基本的 CMOS 逻辑门 CMOS NAND3 逻辑电路 2017-9-7 第 2 章 MOSFET 逻辑设计 21 2.3 基本的 CMOS 逻辑门 2.3.2 或非门 逻辑符号与真值表 2017-9-7 第 2 章 MOSFET 逻辑设计 22
2.3 基本的 CMOS 逻辑门 CMOS NOR2 逻辑电路 2017-9-7 第 2 章 MOSFET 逻辑设计 23 2.3 基本的 CMOS 逻辑门 CMOS NOR3 逻辑电路 2017-9-7 第 2 章 MOSFET 逻辑设计 24
2.3 基本的 CMOS 逻辑门 思考 : 1 在 IC 中, 并不采用 NAND3 NOR3 类似结构实现 5 输入以上的与非门和或非门, 为什么? 2 PMOS 和 NMOS 两个网络实现的逻辑功能一致, 能否省去其中一个? 2017-9-7 第 2 章 MOSFET 逻辑设计 25 2.4 CMOS 复合逻辑门 复合逻辑门 : 实现几个最基本逻辑操作组合的单个电路 与或非门 AOI 或与非门 OAI 例 : F = a ( b + c) 2017-9-7 第 2 章 MOSFET 逻辑设计 26
2.4 CMOS 复合逻辑门 例 : F = a ( b + c) PMOS 网络 NMOS 网络 2017-9-7 第 2 章 MOSFET 逻辑设计 27 2.4 CMOS 复合逻辑门 最终完成的 CMOS 复合逻辑门电路 例 : F = a ( b + c) 2017-9-7 第 2 章 MOSFET 逻辑设计 28
2.4 CMOS 复合逻辑门 2.4.1 结构化逻辑设计 CMOS 逻辑门本质上是反相的 2017-9-7 第 2 章 MOSFET 逻辑设计 29 2.4 CMOS 复合逻辑门 NMOS 形成逻辑的特点 : 串联 NMOS 实现 与非 逻辑 并联 NMOS 实现 或非 逻辑 2017-9-7 第 2 章 MOSFET 逻辑设计 30
2.4 CMOS 复合逻辑门 串联和并联 NMOS 的组合可实现复合逻辑门 NMOS AOI 电路 : X = a b + c d 2017-9-7 第 2 章 MOSFET 逻辑设计 31 2.4 CMOS 复合逻辑门 NMOS OAI 电路 : Y = ( a + e) ( b + f ) e b 2017-9-7 第 2 章 MOSFET 逻辑设计 32
2.4 CMOS 复合逻辑门 PMOS 形成逻辑的特点 : 并联 PMOS 实现 与非 逻辑 串联 PMOS 实现 或非 逻辑 2017-9-7 第 2 章 MOSFET 逻辑设计 33 2.4 CMOS 复合逻辑门 串联和并联 PMOS 的组合可实现复合逻辑门 PMOS AOI 电路 : PMOS OAI 电路 : X = a b + c d Y = ( a + e) ( b + f ) 2017-9-7 第 2 章 MOSFET 逻辑设计 34
2.4 CMOS 复合逻辑门 完整的 CMOS AOI 和 OAI 电路 X = a b + c d Y = ( a + e) ( b + f ) 2017-9-7 第 2 章 MOSFET 逻辑设计 35 2.4 CMOS 复合逻辑门 例 2.1 实现复合逻辑门 X = a + b ( c + d) NMOS 电路的实现 : 第一组 : 输入为 c 和 d 的 NMOS 并联 ; 第二组 : 输入为 b 的一个 NMOS 和第一组串联 ; 第三组 : 输入为 a 的一个 NMOS 和第二组并联 PMOS 电路的实现 : 第一组 : 输入为 c 和 d 的 PMOS 串联 ; 第二组 : 输入为 b 的一个 PMOS 和第一组 PMOS 并联 ; 第三组 : 输入为 a 的一个 PMOS 和第二组 PMOS 串联 2017-9-7 第 2 章 MOSFET 逻辑设计 36
2.4 CMOS 复合逻辑门 完整的电路 2017-9-7 第 2 章 MOSFET 逻辑设计 37 2.4 CMOS 复合逻辑门 移动反相小圈的方法 理论基础 :Demorgan 定理 2017-9-7 第 2 章 MOSFET 逻辑设计 38
2.4 CMOS 复合逻辑门 例 2.2 实现复合逻辑门 G = ab + cd + e 2017-9-7 第 2 章 MOSFET 逻辑设计 39 2.4 CMOS 复合逻辑门 完整的电路 2017-9-7 第 2 章 MOSFET 逻辑设计 40
2.4 CMOS 复合逻辑门 CMOS 逻辑门的晶体管电路设计步骤 : 用基本的 AOI 或 OAI 结构构成电路图 允许如 OAOI 和 AOAI 这样的深层嵌套 ; 在输出和地之间构成 NMOS 逻辑电路 : 串联 NMOS 提供 与非 操作, 并联 NMOS 提供 或非 操作 ; 在输出和 V DD 之间构成 PMOS 逻辑电路 : (1)PMOS 和 NMOS 网络结构对偶 :NMOS 串联 PMOS 并联,NMOS 并联 PMOS 串联 (2) 将小圈推回输入端, 可得到 PMOS 网络的连接拓扑 2017-9-7 第 2 章 MOSFET 逻辑设计 41 2.4 CMOS 复合逻辑门 2.4.2 异或门 (XOR) 和异或非门 (XNOR) 异或门 : a b = a b + a b = a b + a b 异或非门 : a b = a b + a b = a b + a b 2017-9-7 第 2 章 MOSFET 逻辑设计 42
2.4 CMOS 复合逻辑门 异或门 (XOR) 和异或非门 (XNOR) 的电路 b a b a 2017-9-7 第 2 章 MOSFET 逻辑设计 43 2.4 CMOS 复合逻辑门 2.4.3 一般化的 AOI 和 OAI 逻辑门 命名方法 : 2017-9-7 第 2 章 MOSFET 逻辑设计 44
2.4 CMOS 复合逻辑门 例 :AOI22( a, b, c, d) = ab + cd a b = AOI22( a, b, a, b) a b = AOI22( a, b, a, b) 2017-9-7 第 2 章 MOSFET 逻辑设计 45 2.5 传输门 (TG) 电路 CMOS 传输门 : 一个 NMOS 和 PMOS 并联构成 优点 : 可传送全范围电压 [0,V DD ] 缺点 : 需要两个 MOSFET 和一个反相器 2017-9-7 第 2 章 MOSFET 逻辑设计 46
2.5 传输门 (TG) 电路 传输门的逻辑设计 1 多路选择器 (MUX) 2 :1MUX : F = 0 1 P s + P s 怎样扩展为 4:1MUX? 2017-9-7 第 2 章 MOSFET 逻辑设计 47 2.5 传输门 (TG) 电路 用 2:1MUX 设计 XOR 和 XNOR(6+2 个 MOSFET) 2 :1MUX : F P s + P s = 0 1 a b = a b + a b a b = a b + a b 2017-9-7 第 2 章 MOSFET 逻辑设计 48
2.5 传输门 (TG) 电路 2 或门 (3+2 个 MOSFET) f = a a + a b = a + a b = a + b 如何用 5 个 FET 构造 AND 门? 2017-9-7 第 2 章 MOSFET 逻辑设计 49 2.5 传输门 (TG) 电路 3 另一种 XOR 和 XNOR 电路 (4+2 个 MOSFET) 2017-9-7 第 2 章 MOSFET 逻辑设计 50
2.6 时钟控制和数据流控制 1 时钟控制的传输门 2017-9-7 第 2 章 MOSFET 逻辑设计 51 2.6 时钟控制和数据流控制 2 用传输门实现数据同步 2017-9-7 第 2 章 MOSFET 逻辑设计 52
2.6 时钟控制和数据流控制 模块级系统时序图 T 2 < t hold 2017-9-7 第 2 章 MOSFET 逻辑设计 53 2.6 时钟控制和数据流控制 3 锁存器若长时间保存数据, 需用锁存器 SR 锁存器 2017-9-7 第 2 章 MOSFET 逻辑设计 54
2.6 时钟控制和数据流控制 钟控 SR 锁存器 2017-9-7 第 2 章 MOSFET 逻辑设计 55