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打导罗
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1 基于 ZYNQ 的千兆以太网接口读出模块 ZYNQBee 的研制 NED2014, 兰州,8 月 14 日第十七届全国核电子学与核探测技术学术年会清华大学工程物理系薛涛, 龚光华, 曾鸣, 宫辉, 李荐民

2 传统读出电子学的架构 DDR2 SDRAM 512MB/266MHz DDR2 SDRAM 512MB/266MHz 8 Channel Analog Input LTM MHz 16 Line 1Gsps LVDS Output Spartan-6 FPGA Local Bus 32-Bit MPC5125 PowerPC 400MHz 100Mbps Ethernet Traditional Readout Sub System based on Spartan-6 and MPC5125 PowerPC Processor 50 mm X 70 mm NAND Flash Code Stored 传统上读出电子学使用 FPGA+MPU 的架构,FPGA 处理与 FADC 等前端高速模拟数字转换电路的接口以及高速数据的缓存 ; 而 MPU 处理以太网等高速网络以及慢控制接口的实现, 通过数据总线 (Local Bus,PCI Bus 等 ) 与 FPGA 接口并且从 FPGA 获取数据, 通过以太网发送数据到 PC 阵列 FPGA+MPU 架构从之前的 VME 板卡以及到后来的专用板卡, 一直是数据读出系统的典型结构 FPGA+MPU 的优点是系统灵活, 开发简单, 也可以分成单独的 VHDL 硬件语言设计和基于嵌入式 Linux 的 C 语言设计以及 Socket TCP/IP 编程, 有利于开发人员分别开发和研制 FPGA+MPU 的缺点在于系统占用 PCB 面积较大, 功耗较大, 一般要分别使用 2 家以上芯片厂家的芯片来使用, FPGA 与 MPU 之间的数据带宽也堪忧, 读出系统的性能越来越受限于两者之间的带宽限制

3 读出电子学的转变 DDR2 SDRAM 512MB/266MHz 8 Channel Analog Input LTM MHz 16 Line 1Gsps LVDS Output Spartan-6 FPGA Silicon TCP based on HDL 1000Mbps Ethernet Traditional Readout Sub System based on Spartan-6 and MPC5125 PowerPC Processor NAND Flash Code Stored FPGA 成本的降低以及性能的提高, 很多精通 VHDL 设计以及 TCP 协议的科研开发人员开始使用单独的 FPGA 芯片来完成模拟到数字转换芯片的接口以及数据缓存和软核实现 TCP 协议, 直接发送数据到以太网, 比如使用在 SuperK 的 SiTCP FPGA 单芯片架构的优势在于硬件系统的简化和传输速率的大幅提高, 一般来讲在 1000Mbps 物理带宽的线路上可以达到 950Mbps 的数据带宽 FPGA 单芯片架构的劣势在于 TCP 协议部分 VHDL 代码的复杂性, 大多数学生和研究人员并不具备自己开发和维护基于 VHDL 代码的 TCP 协议的能力, 商业的需要付费, 并且属于黑盒子, 系统的灵活性受到很大限制系统易用性相比较基于传统架构下嵌入式 Linux 系统中的 TCP Socket 编程还有差距

ZYNQ 系列 FPGA+ARM 架构 28nm 工艺制造, 功耗相对于之前的 Spartan-6 以及 Virtex-6 或者 Virtex-4Pro( 内含 PowerPC 405 的 MPU 内核 ) 有了极大降低 7 系列 FPGA 加上双核最高 1GHz Cortex-A9 ARM 内核, 以及 DDR3-533 的高性能能缓存接口极其丰富和高性能高带宽的 PS(Processor

4 ZYNQ 系列 FPGA+ARM 架构 28nm 工艺制造, 功耗相对于之前的 Spartan-6 以及 Virtex-6 或者 Virtex-4Pro( 内含 PowerPC 405 的 MPU 内核 ) 有了极大降低 7 系列 FPGA 加上双核最高 1GHz Cortex-A9 ARM 内核, 以及 DDR3-533 的高性能能缓存接口极其丰富和高性能高带宽的 PS(Processor System) 与 PL (Programmable Logic) 之间的互联, 包括 2 路 32 位 AXI 从设备接口,2 路 32 位 AXI 主设备接口,4 路 64 位可配置带 1KB 缓存的高速 AXI 从设备接口以及 1 路 64 位 AXI ACP 接口非常小的封装形式, 最小封装为 CLG225 封装, 球间距 0.8mm, 外形尺寸为 13mmX13mm, 非常适合紧凑型应用的某些场合的板卡和模块丰富的外围接口, 双千兆网络接口,USB,SD 卡等接口, 可以运行嵌入式 Linux 以及 ucos 等 RTOS, 并且 Xilinx 提供了一体化的开发应用环境 Vivado 以及 wiki 来支持开源开发

6 ZYNQ 系列 FPGA+ARM 架构

7 ZYNQ 系列 FPGA+ARM 的 IO 特点

8 基于 Zynq 的读出电子学的架构 DDR3 SDRAM 1GB/533MHz 8 Channel Analog Input LTM MHz 16 Line 1Gsps LVDS Output Programmable Logic FPGA 64-Bit High Performance AXI bus Dual Cortex-A9 1000MHz 1000Mbps Ethernet New Readout Sub System based on ZYNQ 13mm X 13mm QSPI NOR Flash Code Stored 基于 Zynq 架构的新型读出电子学的设计大大简化了传统 FPGA+MPU 架构读出电子学的设计, 系统在单片上既有 FPGA, 又包含了双核的高性能 ARM MPU 相对较低的功耗和较小的尺寸, 非常具有灵活性, 对电源盒散热系统的设计业带来很大的好处, 在紧凑型系统中应用广泛 533MHz 的 DDR3 接口 SDRAM 能为系统提供足够带宽和容量的缓存, 因为 DDR 的原因, 实际的时钟沿是 1066MHz, 时钟间隔达到了 1ns, 对于 PCB 布线和阻抗匹配设计有了新的要求, 当然, 随着整个 FPGA 和 MPU 的发展, 这个趋势是不可避免的丰富的外围接口, 比如双千兆网,USB 以及 SD 卡接口,QSPI 的 NORFLASH 等

9 92mmX107mm 变革 42mmX56mm

10 92mmX107mm 变革 MPC5200B, 运行在 400MHz, 带有 100Mbps 以太网接口,DDR SDRAM 接口是 266MHz FPGA 使用 Atlera Cyclone EP2C35 FPGA 与 MPU 之间打数据接口是 33MHz, 32bit 的 PCI 接口运行嵌入式 Linux, 可以支持 RT 42mmX56mm Zynq 系列的 XC7Z010, 运行在 666MHz, 带有 1 路 1000Mbps 以太网接口,DDR3 SDRAM 运行在 533MHz FPGA 是 7 系列 Kintex 架构, 支持 LVDS 达到 1250Mbps DDR 接口,FPGA 逻辑容量相当于 Spartan-6 的 XSL25 FPGA 与 MPU 之间, 也就是 PS 与 PL 之间有高速 150MHz,64bit 带 1KB 缓存的极其高性能接口运行嵌入式 Linux, 可以支持 RT, 双核之中, 第二个核心可以运行 ucos 等 RTOS 来更好的支持 RT

11 ZYNQBee 的读出电子学模块的设计基于 Zynq 系列的最小尺寸, 容量和架构的 XC7Z010 CLG225 封装的芯片, 我们设计了一款读出电子学模块来用于核电子学研究的数据读出, 主要是为配合研究生做 ASIC 测试, 各种探测器 FADC 数据的读出等的研究工作系统包含了 ZYNQ 处理器以及 DDR3 SDRAN,QSPI 的 128Mbits NORFALSH, 千兆以太网 PHY 采用 Marvell 的 88E1512, 可以支持 CAT5e 的非屏蔽双绞线铜缆或者光纤

12 ZYNQBee 的读出电子学模块的设计挑战 - 阻抗匹配 Zynq 的 DDR3 SDRAM 接口可以达到 533MHz 的速度, 也就是时钟沿 1ns 就会有一次数据变化, 基于 Zynq 的 40 欧姆阻抗设计需求, 需要在硬件 PCB 设计时注意 DDR3 阻抗的匹配以及同一个 Lane 的 length match

13 ZYNQBee 的读出电子学模块的设计挑战 - 等长控制 200ps delay added. 同一个 Lane 尽量在同一个 midlayer

3A 的电流, 并且达到 90% 以上的效率选用 Marvell 公司的以太网 PHY 88E1512,

14 ZYNQBee 的读出电子学模块的设计挑战 - 电源设计使用 TI 公司的 QFN16 超小封装的 TPS62130 配合 Vishay 公司的高性能超小封装金属膜一体成型 IHLP 系列电感, 能够提供持续 3A 的电流, 并且达到 90% 以上的效率选用 Marvell 公司的以太网 PHY 88E1512, 优点在于这颗 PHY 的电源电压和 Zynq 保持一致, 简化了电源设计, 并且这颗 PHY 能够提供铜缆和光纤两种物理介质接口

15 ZYNQBee 的读出电子学模块的软件设计

16 ZYNQBee 的读出电子学模块的软件设计

17 ZYNQBee 的读出电子学模块的软件设计

18 ZYNQBee 的读出电子学模块的软件设计

19 ZYNQBee 的读出电子学模块的应用设计

20 ZYNQBee 的读出电子学模块的应用设计 8 通道 14 位 80Mbps 采样的原型系统, 用于 HPGe 探测器的数据读出读出模块使用 ZYNQBee, 时钟使用 LMK40806B 产生 FADC 需要的时钟

21 ZYNQBee 的读出电子学模块的应用设计在 CJPL 锦屏地下实验室采集到的 HPGe 输出的波形信号

22 小结基于 Zynq 的读出电子学模块为新架构的读出系统提供了一个新的选择相对于传统的 FPGA+MPU 双芯片解决方案,Zynq 架构的读出电子学架构具有功耗低, 尺寸小, 性能高, 价格低的特点, 非常适合用于紧凑型读出系统的设计相对于基于 FPGA 单芯片的 VHDL 类型 TCP 协议实现的读出系统,Zynq 具有更大的灵活性和易用性

,,, PCB, AR M VxWorks DSP,,,,,,,,,,, (CIP) /,,.:,2005 ISBN TP36 CIP (2005) : ( 10 ) : : (010 ) : (010)

,,, PCB, AR M VxWorks DSP,,,,,,,,,,, (CIP) /,,.:,2005 ISBN 7-5635-1099-0...............TP36 CIP (2005)076733 : ( 10 ) :100876 : (010 )62282185 : (010)62283578 : publish@bupt.edu.cn : : : 787 mm960 mm 1/