利用即插即用的IP实现更高的FPGA设计生产力

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牵蔺
5 years ago
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1 利用即插即用的 IP 实现更高的 FPGA 设计生产力第 1 页

2 会议日程介绍 : 什么是 AXI? 优势如何通过 IP 生态系统提升 IP 的可用性? 如何实现更高生产力? 接口如何提供增强系统性能的灵活性? 下一步的发展是什么? 第 2 页

3 赛灵思全面转向 AXI 工具 IP 应用培训嵌入连接功能 DSP ISE / PlanAhead System Generator CORE Generator Platform Studio 目标参考设计所有客户培训内容的 AXI 部分升级到 AXI 是即插即用 IP 长远目标的第一步第 3 页

4 什么是 AXI? AMBA TM 高级可扩展接口 AMBA 的最新版本业界标准片上通信接口与现有总线架构相比能够实现更高性能支持 FPGA 设计 AMBA 3.0 APB AHB AXI AMBA 4.0 Stream Lite ARM 和赛灵思携手开发标准第 4 页

5 标准概览三大系列 : ( 有时也称为 -Full) -Lite -Stream 三大系列通用称谓和标识名称触类旁通应用高性能存储器映射需要地址映射的系统 -Lite -Stream 轻量级寄存器接口 FIFO 接口, 分组或未分组数据 DSP 视频通信突发量无限制数据位宽高达或 64 高达 1024

6 是一种接口规范处理器 PLBv46 共享接入总线规范组成部分互连赛灵思提供 PLB AXI 从外设 AXI 定义了点对点主 / 从接口 AXI AXI AXI AXI PLB AXI AXI AXI AXI PLB AXI 互连 IP AXI AXI AXI 赛灵思提供 PLB 不仅限于嵌入式箭头代表主 / 从关系非数据流向仲裁器主从用互连的未定义性提升生产力和灵活性第 6 页

7 工作中的 AXI DDR3 存储器控制器存储器 AXI 互连模块 BRAM AXI PLB46 桥接器 MicroBlaze -Lite DMA -Stream TEMAC 以太网 -Lite GPIO 交换机 -Lite AXI 互连模块 -Lite -Lite UARTLITE 时钟 RS232 -Lite 中断控制器跨各个领域 IP 的单一互连标准第 7 页

8 的优势可用性 ARM 在市场上有 400 多家 IP 和工具合作伙伴赛灵思和 ARM Connected Community 共同开发 FPGA IP 让您放心投资灵活性配置互连, 满足系统目标跨各个领域使用生产力使用单一标准学习缩短将 IP 集成到设计中所需的时间第 8 页

9 可用性第 9 页

10 更广泛的 IP 可用性 ARM Connected Community ARM 在市场上有 400 多家 IP 和工具合作伙伴第 10 页

11 生产力多个系列 / 相同信号处理第 11 页

12 基本 AXI 握手在数据可用时, 源端设备确认和保持信号有效 VALID 在能够接受数据时, 终端设备确认 READY 在 VALID 和 READY 均为 1 时, 传输 DATA 及其它信号源端设备发送下一个 DATA/ 其他信号, 或者取消确认 VALID 终端设备如果不再接受数据, 取消确认 READY AXI 源端设备 AXI 终端设备第 12 页

13 基本信号处理 5 通道点对点主主从从读取地址通道读取数据通道写入地址通道写入数据通道写入响应通道 -Lite 和 -Stream 均为这五个通道的简单变体第 13 页

14 主从主从 AXI 接口单地址多数据突发量可达 256 数据位读取数据位宽可参数配置赛灵思目前支持高达 256 位 13.1 版支持 1,024 位写入第 14 页

15 主从主从 AXI 接口 AX4-Lite 无突发数据位宽仅 32 位或 64 位赛灵思 IP 仅支持 32 位 -Lite 读取封装尺寸非常小必要时可通过 AXI_Interconnect 自动处理桥接到 -Lite 写入第 15 页

16 主从 AXI 接口 -Stream 无地址通道无读 / 写, 一般仅为主和从基本是写数据通道 -Stream 传输无限突发长度最大 256 位 -Lite 无突发与 AXI 数据通道的信号处理方式基本一致协议允许合并打包和位宽转换支持离散连续对准和非对准流第 16 页

17 在 Xilinx Platform Studio 进行基于 AXI 的设计 (ISE 13.1 版本 ) 支持交叉开关矩阵 (Crossbar) 和共享访问 (Shared Access) 的 Interconnect 连接使用模型与以前的 XPS 版本非常类似 90% 以上的嵌入式 IP 目录会升级到支持 AXI 第 17 页

18 ISE Design Suite: CORE Generator IP 目录 CoreGen 提供到个别 IP 的访问以便了解 IP 是否支持第 18 页

19 ISE Design Suite: 用 System Generator 构建基于 IP 的 DSP 系统库添加同一通道的 AXI 端口可以分组 AXI 通道的 IN/OUT 颜色相同支持 Bus Creator 和 Bus Selector 用户端口 ( 非 AXI) 与模块背景颜色相同第 19 页

20 BFM 验证概念架构与使用案例由 Cadence 提供 OEM AXI3 -Lite 和 -Stream 均包括在内用 Verilog 编码 Cadence 和 Modelsim/Questa 仿真器支持仅使用 Modelsim VHDL 版本的用户需要混合语言许可证 Synopsys 和 13.1 版本中的 ISIM 简单的 HDL 使用模型 BFM 之一 (Cadence 提供 ) Stimulus ( 用户创建 ) 根据测试设计 ( 用户的 IP ) 第 20 页

21 的灵活性如何帮我? 第 21 页

22 观察引入之前的简单 MicroBlaze 系统的高性能部分所有接到交换机的接口都是 32 位整个系统只允许一个时钟域外设要求 DMA ( 以太网视频等 ) 写入读取 300 MHz 32 位外部存储器 MicroBlaze Xilinx Cachelink 接口多端口存储器控制器交换专有内部接口多端口存储器控制器 PHY 之前, 我们将基于 MPMC 的设计限定为 32bits 位宽, 一个时钟域, 主要是由于采用所有专有接口提供更多支持所带来的复杂性第 22 页

23 在时钟控制方面提供更高灵活性允许每个主 / 从对采用不同的时钟域 ( 简图 ) 需要 DMA 功能的外设 ( 以太网写入视频等 ) 读取 300 MHz 32 位外部存储器 MicroBlaze Xilinx Cachelink 接口基于 AXI 的互连模块 + MIG 存储器控制器第 23 页

24 AXI 允许接口位宽有更大灵活性位连接到互连和存储器控制器需要 DMA 功能的外设 ( 以太网写入视频等 ) 读取 300 MHz 32- 位外部存储器 MicroBlaze Xilinx Cachelink 接口基于 AXI 的互连模块 + MIG 存储器控制器

净收益? 性能基准带本地链路的与 MPMC 对比 4500 存储器吞吐量 (MB/s) 4000 3500 3000 在 Virtex-6/ML605 上测试 2500 2000 1500 1000 500 0 Local

25 净收益? 性能基准带本地链路的与 MPMC 对比 4500 存储器吞吐量 (MB/s) 在 Virtex-6/ML605 上测试 Local Link DMA x2 (32 位读 / 写 ) DMA x2 (32 位读 / 写 ) DMA x2 (64 位读 / 写 ) DMA x2 (128 位读 / 写 ) 采用相同平台, 的灵活性可实现传统接口吞吐量的 10 倍第 25 页

PCIe x4/x8 Link GTP x4 Gen2/ x8 Gen 1 PCIe v2.

WR_Data Control Control RD_Data WR_Data Control Control RD_Data MULTI-PORT VIRTUAL FIFO MIG Wrapper RD_Data Control Control WR_Data RD_Data

26 PCIe x4/x8 Link GTP x4 Gen2/ x8 Gen 1 PCIe v2.0 Endpoint Core PCIe Wrapper 64-bit 250 MHz C2S S2C C2S S2C S2C_Data S2C_Ctrl C2S_Ctrl C2S_Data S2C_Data S2C_Ctrl C2S_Ctrl C2S_Data WR_Data Control Control RD_Data WR_Data Control Control RD_Data MULTI-PORT VIRTUAL FIFO MIG Wrapper RD_Data Control Control WR_Data RD_Data Control Control WR_Data RAW DATA LOOPBACK Data Control Control Data XAUI GTX S 目标设计平台组件提升生产力的基础可扩展开发板领域优化的设计环境目标参考设计和互动接口 DMA MHz Pkt Control +CRC Pkt Control +CRC Control Control 64 MHz XAUI TX XAUI RX MHz XPS-LL TEMAC MHz REGISTER User Space Native Interface INTERFACE Registers MHz of 64 MIG TRN PERFORMANCE 256 MONITOR 完整的文档源码和 IP 核 Integrated blocks Xilinx IP 3 rd party IP Custom RTL 第 26 页

TEMAC 以太网 -Lite GPIO 交换机 -Lite AXI 互连模块 -Lite -Lite UARTLITE

27 基于的嵌入式目标参考设计 MDM MBDEBUG AXI 互连模块 AXI DDR3 存储器控制器 BRAM 存储 AXI PLB46 桥接器 BRAM D-LMB I-LMB MicroBlaze -Lite DMA -Stream TEMAC 以太网 -Lite GPIO 交换机 -Lite AXI 互连模块 -Lite -Lite UARTLITE 时钟 RS232 -Lite 中断控制器提供可扩展嵌入式处理设计使用业界标准开箱即用型操作系统支持软件可编程功能第 27 页

28 基于的连接功能目标参考设计简便易用完全可操作的 PCIe-GbE 桥接器支持互连和集成存储器控制器内核精调 DMA 设置, 实现最高系统带宽第 28 页

29 基于的 DSP 目标参考设计 DSP Reference Design - Stream - Stream ADC ADC Interface DDC Baseband DUC DAC Interface DAC Virtex-6 LX240T 550 MHz, 422 GMACs 可重用的 DSP 设计 DAC/ADC 接口逻辑数字下 / 上变频器 (DDC/DUC) 便于扩展和修改支持 -Stream 接口 System Generator 和 RTL 设计源码第 29 页

30 下一步的发展? 第 30 页

31 AXI 转型要点 AXI 随 ISE 12.4 设计套件正式推出 V6 和 S6 将提供 AXI 和非 AXI IP 支持在 ISE13.1 版本中,AXI 将用作 7 系列 FPGA 的接口使用针对嵌入式 DSP 和连接功能的目标参考设计来迅速过渡到 AXI

32 行动起来 : 升级到! 在线查看广泛的资源 : 下载和运行目标参考设计评估规范咨询您本地的现场应用工程师或销售代表第 32 页

j_xilinx-training-courses_2012.pdf

j_xilinx-training-courses_2012.pdf Xilinx Training Catalog ... 2... 3-7 FPGA ISE... 8 FPGA... 9 FPGA... 10 FPGA... 11 Spartan-6... 12 Virtex-6... 13 7 FPGA... 14 PlanAhead... 15 PlanAhead... 16 ChipScope Pro... 17... 18... 19... 20 LogiCORE