行政院國家科學委員會補助專題研究計畫成果報告期中進度報告運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計 System Investigation and Circuit Design for Embedded Multiple Time Programming Memo

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墀焦
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2 行政院國家科學委員會補助專題研究計畫成果報告期中進度報告運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計 System Investigation and Circuit Design for Embedded Multiple Time Programming Memories with CMOS Fully Compatible Processes 計畫類別 : 個別型計畫整合型計畫計畫編號 :NSC E 執行期間 :97 年 8 月 1 日至 98 年 7 月 31 日計畫主持人 : 林泓均共同主持人 : 鍾秋嬌計畫參與人員 : 許建斌吳海明吳振豪王明凱王泓人吳健誠趙伯穎成果報告類型 ( 依經費核定清單規定繳交 ): 精簡報告完整報告本成果報告包括以下應繳交之附件 : 赴國外出差或研習心得報告一份赴大陸地區出差或研習心得報告一份出席國際學術會議心得報告及發表之論文各一份國際合作研究計畫國外研究報告書一份處理方式 : 除產學合作研究計畫提升產業技術及人才培育研究計畫列管計畫及下列情形者外, 得立即公開查詢涉及專利或其他智慧財產權, 一年二年後可公開查詢執行單位 : 國立中興大學電機系中華民國九十八年七月三十ㄧ日 1

3 運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計 System Investigation and Circuit Design for Embedded Multiple Time Programming Memories with CMOS Fully Compatible Processes 計畫編號 :NSC E 執行時間 :97 年 8 月 1 日至 98 年 7 月 31 日主持人 : 林泓均國立中興大學電機系教授 hclin@dragon.nchu.edu.tw 一中文摘要有鑑於以 CMOS 標準製程之非揮發性記憶體元件 (EEPROM)[1] 與 CMOS 完全相容製程之多次寫入記憶元件 (MTP Cell)[2] 等研究的發展, 然而後者與一般標準 CMOS 製程有些許設計法則 (design rules) 的差異, 因此本研究計畫一方面繼續尋找較先進製程可行的 MTP 操作模式, 另一方面在預期可能操作模式所需之週邊控制電路系統, 開發新型電路, 以便使這些非揮發性記憶體可以符合操作模式, 並整合於一般 CMOS 製程中計畫之目標為運用目前一般 CMOS 完全相容製程之 EEPROM 與多次寫入 (MTP) 記憶體開發週邊讀寫所需之控制電路模組, 未來希望以此為基礎, 進而開發以 90nm 或更新製程之非揮發性之嵌入式記憶體與週邊電路系統的嵌入式設計在低供應電壓下, 許多挑戰必須面對, 例如升壓電路調節器參考電壓電路與高壓切換電路等週邊電路都必須面對未來低功率低電壓縮小製程技術的難題而在控制電路的改良方面, 本研究使用了移位暫存器來作為控制電路的基礎, 始用移位暫存器所造成的移位效果, 達到延遲的產生, 再利用這些延遲做組合邏輯運算, 達到控制訊號的產生面對低功率低電壓縮小製程技術的趨勢, 這些電路模組將面臨新的挑戰, 本計畫也同時進行因應此趨勢所需改變的電路設計技術做先期研究, 例如低壓參考電路須突破一般使用能隙參考電壓之限制, 以及升壓整流電路, 由於元件縮小製程所面臨的耐壓挑戰皆已提出可能克服的方法關鍵字 : 非揮發性記憶體多次寫入記憶元件參考電壓電路移位暫存器升壓整流電路 Abstract Recent development in non-volatile memory using the standard CMOS technology includes EEPROM [1] and multiple time programming cell (MTP cell) [2]. However, the later still needs slightly different design rules to make the special memory cells. In this project, we continued to search for the possible MTP operation using the advanced CMOS process. In the mean time, we also developed some novel circuits which may be applied to the peripheral control circuits for these embedded nonvolatile memories in the standard CMOS technologies. 2 The goal of this project is to develop the read/write control circuit modules for the embedded EEPROM and MTP nonvolatile memory using the CMOS fully compatible process. Based on the prototypes, the peripheral control circuits will be expended for the more advanced technology like 90nm technology for more powerful system-on-chip (SOC) applications. For low supply voltages, many challenges are encountered, including charge pump regulators, voltage reference circuits, high-voltage switches. They have to work well in the advanced processes. To improve the control circuits, this project utilized shift registers with some logic circuits to obtain the required delay time for generation of the control signals. Due to the trends of low power, low voltage, and smaller geometry of devices, the new design challenges need to be solved. We have proposed some solutions, for example, the low reference voltage circuit has to overcome the limitation of band-gap reference voltage, and the bias limitation of the advanced devices may make non-volatile memory more difficult to be embedded in the standard CMOS process. Keywords: non-volatile memory, multiple time programming (MTP) memory cell, reference voltage circuit, shift register, charge pump regulator 二計畫緣由與目的本計劃的目的是由文獻上提出的一種利用標準 0.35um CMOS 標準製程的 Single-poly EEPROM 記憶體結構 [1] 為基礎, 因為其面積小製程簡單低成本與低操作電壓等特點, 這樣的非揮發性記憶體適合應用在嵌入式系統設計的應用最新研究文獻 [2] 強調 CMOS 完全相容製程之多次寫入記憶元件 (Multiple Time Programming Cell, MTP Cell) 等操作因此本研究計畫一方面繼續尋找較先進製程可行的 MTP 操作模式, 以 UMC 90nm 製程模擬與量測非揮發性記憶體元件之電氣特性, 其周邊電路系統由於必須儘量符合低電壓之限制, 另一方面繼續改善以 0.35μm 與 0.18μm 製程之另一種非揮發性記憶體所需之週邊控制電路, 預期未來適度修改後也可應用於 90nm 製程本研究計畫利用此標準 CMOS 製程的記憶體元件, 設計配合記憶體的週邊相關電路, 包括 : 位址解碼電路電壓驅動電路讀寫控制時序電路等完成一系統性的設計電路電路的操作從位址選擇到記憶元件的內容讀取資料寫入資料抹除等功能, 其中需要提供穩定的特殊高低工作電壓源與正確的動作時序, 也在本計劃之研究範圍

三研究方法和成果本計畫進行的系統整體架構方塊圖如圖 1 所示可知, 此 MTP 記憶體元件乃是將兩個一般 MOS 直接串接而成由圖 3 中可知, 左邊第一個 MOS 的閘極設定為此記憶體元件中的可程式閘 (Program Gate,PG), 而元件的源極端 (Source) 設定為此 MTP 記憶體元件的源極訊號線 (Source Line, SL), 而其汲極端 (Drain)

系統架構方塊圖圖 2 所示為一組 EEPROM 記憶體陣列共 16 顆記憶體元件, 每一記憶體元件含兩個電晶體, 其中左邊 8 顆記憶體元件共用同一條源極線 (SL), 字元線 (WL) 四條, 每兩個並排連接的記憶體元件共用同一條字元線, 利用位址解碼電路選擇想要動作的記憶體元件, 而兩條位元線 (BL) 的功用就是選擇到的字元線會同時對並排連接的兩個記憶體元件作存取圖 2 右邊的 8

4 三研究方法和成果本計畫進行的系統整體架構方塊圖如圖 1 所示可知, 此 MTP 記憶體元件乃是將兩個一般 MOS 直接串接而成由圖 3 中可知, 左邊第一個 MOS 的閘極設定為此記憶體元件中的可程式閘 (Program Gate,PG), 而元件的源極端 (Source) 設定為此 MTP 記憶體元件的源極訊號線 (Source Line, SL), 而其汲極端 (Drain) 則與右邊第二個 MOS 的源極端共點連接 ; 而右邊第二個的源極端 (Drain) 設定為此記憶體元件的位元線 (Bit Line, BL) 表 1. EEPROM 元件的操作條件 3.1 EEPROM 陣列 : 圖 1. 系統架構方塊圖圖 2 所示為一組 EEPROM 記憶體陣列共 16 顆記憶體元件, 每一記憶體元件含兩個電晶體, 其中左邊 8 顆記憶體元件共用同一條源極線 (SL), 字元線 (WL) 四條, 每兩個並排連接的記憶體元件共用同一條字元線, 利用位址解碼電路選擇想要動作的記憶體元件, 而兩條位元線 (BL) 的功用就是選擇到的字元線會同時對並排連接的兩個記憶體元件作存取圖 2 右邊的 8 顆電晶體是感測放大器判讀資料用的參考電流源, 與左邊記憶體陣列架構相同, 其相對應的字元線與位元線分別標示為 RF 和 RL, 目的是為平衡負載用當位址解碼電路選擇到記憶體元件時會選擇到對應此位址的記憶體元件, 對於參考電路而言, 只要給定浮動閘極電壓, 就會產生參考電流供應感測放大器比較用利用此方法可以使感測放大器在感測時兩端電流輸入處於相同的負載狀態, 其中表 1 是運用 0.35μm 製程之 EEPROM 元件的操作條件也就是說, 由於此 MTP 記憶體元件乃是由兩個 MOS 所串接而成, 基本在結構上屬於對稱性結構型記憶體元件, 將可透過對於元件的電壓供給來儲存兩位元以上的資料表 2 為操作電壓條件, 當讀取電流的條件設定為 V SL = 0V,V PG = -0.5V,V SG = -0.5V, V BL = -1V 時, 作為元件的讀取條件圖 3. 2T MTP 記憶體元件 3D 立體結構圖表 2 MTP 記憶體元件操作條件 [2] 圖 2. NOR 型式的嵌入式 EEPROM 記憶體陣列 3.2 MTP 記憶體元件結構 : 如圖 3 所示, 此乃利用標準 45nm CMOS 製程的全新 MTP 記憶體元件之立體結構圖 [2] 由下圖 3.3 感測與寫入驗證電路 : 如圖 4 為一用於多階感測式之 EEPROM 的感測與判讀電路, 主要的作用是比較記憶體元件與參考電流之間的大小而為了減少製程誤差, 引此採用了交錯耦合是為主要架構 ; 因為記憶體的容量越大, 位元數越大的話, 寄生效應也越嚴重, 所以在不改變工作電壓的條件下, 本設計以調整工作時序, 來達到多階存取記憶體的目的 3

5 圖 4 中包括了感測放大器 (Sense Amplifier) 判讀電路 (Verify Circuit) 以及閂鎖電路 (Latch) 為主要的部份其中感測放大器的作用在比較由 BL1 與 RL1 進來電流的大小 ; 而判讀電路的作用在於, 當感測放大器動作完成之後, 則感測的結果會傳送到判讀電路, 經過判讀電路作判讀的動作之後, 會產生 Ver 信號, 以作為整個系統做下一部動作的依據 ; 閂鎖電路作用在於儲存高低位元信號, 或是儲存感測後的結果, 以供參考電壓電路作電壓的轉換 BL 1 Tc T0 Din T1 SAEn o1 cin Sense Amplifier Men 1 Meq rin o2 T1 Din* T0 Tc RL 1 而讀取時所使用的二分法, 基本上來說, 先判斷高位元, 再判斷低位元舉例來說, 假設記憶體元件裡儲存的電荷為 0.76V, 在讀取時, 先將 0.76V 讀取出來, 再和 ref5 = 0.741V 做比較, 比較結果 0.76V > 0.741V, 這代表高位元為 1; 然後, 將參考電壓轉換成 ref6 = 0.789V, 再進行一次比較, 比較結果 0.76V < 0.789V, 這代表低位元為 0, 所以最後讀出的數值為 10 如圖 6 為寫入動作的波形圖, 其中包括了寫入前的資料判讀寫入一段時間之後的資料檢測以及資料交換三種動作當三種動作都模擬成功, 就針對模擬出來的波形, 進而設計控制電路 ; 而抹除動作與寫入動作類似, 但是 CV1 與 CV2 的信號為對調, 可以在不增加感測與判讀電路的前提下, 而能完成抹除動作 Reset SAEq Reset Verify Circuit Verify Men 2 T2 Ver T2 M7 M8 CV1 T2 M9 M 10 T2 CV2 Latch Don T3 SAEn o3 o4 T3 圖 4. 多階感測與判讀電路 Don* 圖 5. 臨界電壓所對應的電流分佈如圖 5 為多階判讀中, 機率分佈對電流的示意圖, 其中電流是在參考記憶體元件上的浮動閘施加適當電壓所得, 基本上以二分法來做為多階判讀的基礎而寫入動作的參考電壓, 設定為 ref1 ref2 和 ref3; 讀取動作的參考電壓, 設定為 ref4 ref5 和 ref6 ; 寫入動作的參考電壓設定成比讀取動作的參考電壓高一點, 是為了讀取時能夠更準確的感測到所儲存的數值舉個例子來說, 假如寫入的參考電壓設定成跟讀取一樣的話, 那可能會發生感測與判讀電路有誤判的情況, 所以必須留一小段空間, 當做緩衝, 避免寫入的電壓與讀取電壓相差太近, 造成讀取誤動作圖 6. 整體動作波形圖 3.4 改良式位元線電壓驅動電路 : 由於以上 EEPROM 之製程為 0.35μm, 因此元件的跨壓必須特別處理, 由於位源線需要高達 7V 的電壓, 且由於是 twin-well 製程, 以致 NMOS 的 body 端必須接地, 所以特別設計此位元線電壓驅動電路 (Bitline voltage driver), 此驅動器主要是由 Level Shift 電路和一個選擇電路所組成, 使 0V 和 3.5V 的輸入訊號變成 0V 和 7V 的輸出電壓, 如圖 7 所示當 a 點為 3.5V c 點為 7V 還有節點 21 為 0V 時,pd1 pd2 以及 pd4 這三顆電晶體將會導通, 而 pd3 nd1 以及 nd2 並不會導通, 使得 BL1 為 7V, 節點 4 為 3.5V, 此時各個元件仍不會超過它的耐壓 ; 反之若當節點 a 為 7V 節點 c 為 0V 還有節點 21 為 3.5V 時,nd1 nd2 以及 pd3 將會導通,pd1 pd2 以及 pd4 不導通, 使得 BL1 為 0V, 節點 3 為 3.5V 同樣地各元件也都不會超過元件本身所能承受的耐壓然而上述所提到的節點 a 節點 c 以及節點 21 訊號則是由前級 Level Shift 電路所提供, 當電路操作在初始狀態時節點 b 為 0V( 可將 b 視為輸入信號 ), 節點 2 為 3.5V 而節點 21 為 0V, 使得電晶體 n2 導通且節點 cb 的電位將會被拉至 0V, 此時 p53 導通使 3.5V 電壓通過, 讓節點 a 的電位維持在 3.5V 最後使得電晶體 p1 導通, 節點 ab 被推到 7V, 故電晶體 p2 將不會導通由於 adjp 電壓 ( 通常是 3.5V) 相對節點 ab 的 7V 來說是 0 訊號, 因此 p52 能夠導通讓節點 c 變為 7V, 除此之外 p54 以及 n1 這兩顆電晶體也將不 4

會導通 ; 反之亦然, 當 b 為 3.5V 時節點 2 為 0V 節點 c 為 0V 節點 ab 為 3.5 節點 a 為 7V cb 點 7V cb p53 7V 7V p2 p1 3.5V adjp adjp 3.5V p51 p52 a ab adjn adjn pc2 n2 pc1 21 2 pc11 p54 n1 a c 3.

位元線電壓驅動電路 P 7V pd1 3 pd2 nd1 4 nd2 BL1 Connected) 方式產生參考電壓 [17], 主要是由一個 NMOS 操作在飽合區配合著一個高壓 (High Voltage) NMOS 操作在次臨界區產生偏壓電流, 完全未使用到電阻並有奈米 (Nano) 大小的偏壓電流, 不過對製程變異相當敏感 (Sensitive Process Variation)

5 升壓與電壓調節器 : 目的在提供記憶體元件的字組線位元線操作在讀取寫入或抹除時所需的電壓, 例如電荷幫浦電路是透過二相時序產生的時脈信號提供至升壓電路以產生所需的正電壓, 並注意切換時間的掌握和電壓穩定度所提出的電荷幫浦電路以特殊的基板連接方式提高基底端的電壓以降低 body effect 對電路增益下降的影響, 同時提高閘極與源極的壓差, 可以提高電壓增益, 並有效輸出電流,

6 會導通 ; 反之亦然, 當 b 為 3.5V 時節點 2 為 0V 節點 c 為 0V 節點 ab 為 3.5 節點 a 為 7V cb 點 7V cb p53 7V 7V p2 p1 3.5V adjp adjp 3.5V p51 p52 a ab adjn adjn pc2 n2 pc pc11 p54 n1 a c 3.5Vpd4 pc12 21 pd3 b Level shifter Selector 圖 7. 位元線電壓驅動電路 P 7V pd1 3 pd2 nd1 4 nd2 BL1 Connected) 方式產生參考電壓 [17], 主要是由一個 NMOS 操作在飽合區配合著一個高壓 (High Voltage) NMOS 操作在次臨界區產生偏壓電流, 完全未使用到電阻並有奈米 (Nano) 大小的偏壓電流, 不過對製程變異相當敏感 (Sensitive Process Variation) 為了縮小製程變異的影響, 有文獻 [19] 利用提到的技巧, 配合文獻 [20] 產生新的參考電壓 [21], 宣稱其方法降低了製程變異所帶來的影響, 不過, 由其理論推導, 我們認為實際上並沒有將製程變異的影響消除, 而我們將會提出改善方法 3.5 升壓與電壓調節器 : 目的在提供記憶體元件的字組線位元線操作在讀取寫入或抹除時所需的電壓, 例如電荷幫浦電路是透過二相時序產生的時脈信號提供至升壓電路以產生所需的正電壓, 並注意切換時間的掌握和電壓穩定度所提出的電荷幫浦電路以特殊的基板連接方式提高基底端的電壓以降低 body effect 對電路增益下降的影響, 同時提高閘極與源極的壓差, 可以提高電壓增益, 並有效輸出電流, 達到能在最少的級數下, 產生所欲輸出的高電壓, 再利用電壓調節器控制所要的輸出升壓電路的架構如圖 8 所示, 包括 : 電壓控制振盪器時脈產生器 PMOS 正電壓電荷幫浦電路圖 8. 升壓電路架構方塊圖圖 9(a) 是 Racape 正電壓電荷幫浦電路圖 [13], 它可適用在 twin-well 製程, 然而其 gate 到 source 壓差不足, 升壓效果不是很好因此我們改為利用圖 11(b) 的時脈來控制 MOS 開關的導通情形, 將電荷往後級傳遞, 若輸入電壓為 Vin = Vdd, 電路級數為 N 級, 且無負載電流, 則輸出端點可產生 (N+1) Vdd 電晶體 Mi (i = 1~6) 電容器 Ci (i = 1~2) 和電容器 Cai (i = 1~2) 則是電晶體 Mi(i = 1~2) 閘極的輔助電路 Φ 1,Φ 1a 高電位 (Φ 2, Φ 2a 低電位 ) 時,M 1 M 5 導通,C 1 充電, 在 V out 點可得到 2V DD, 若 Φ 1,Φ 1a 低電位 (Φ 2, Φ 2a 高電位 ) 時, M 2 M 4 導通,C 2 充電, 在 V out 點可得到 2V DD 此改良式的電荷幫可以提高 M 1 和 M 4 電晶体的 V gs 壓差, 進而降低 M 1 和 M 4 電晶体的導通電阻, 藉以提高電荷幫浦的電壓增益 3.6 電壓參考電路 : 近年來, 為了不使用運算放大器來產生參考電壓 (Voltage Reference), 所以提出權重式 V GS 電壓差值, 由兩個電阻和工作在飽和區的 NMOS PMOS 的 V GS 差產生參考電壓 [18], 但其因電阻的關系會浪費太多的面積若將 NMOS 工作在次臨界區, 並配合著一個電阻產生參考電壓, 可以節省一些面積 [20] 也有人避免使用電阻的方式, 而用一種 NMOS 二極連接 (Diode- 圖 9. (a)racape 電荷幫浦與時脈 (b) 改良之時脈目前, 我們先利用切換式電容電路次臨界偏壓電路和奈 (Nano) 安培大小的偏壓電流之概念, 利用電晶體操作在次臨界區, 取電晶體的閘極次臨界電壓為負溫度係數, 配合適當的兩個閘極次臨界電壓之間的差值作為正溫度係數經切換式電容電路可以在輸入節點 IN 得到電荷平衡並在輸出端獲得參考電壓, 預計可以得到更不易隨溫度供應電壓變化及小於一伏的參考電壓如圖 10 所示, 為本計劃中所提出的切換式電容參考電壓電路圖由非重疊時脈產生器提供兩個非重疊時脈 Φ1 與 Φ 2 信號, 來控制切換式電容電路並在電晶體 M s 上獲得不一樣大小的電壓, 將電壓存入電容裡, 再藉由放大器輸出圖 12 次臨界偏壓之切換式電容參考電壓電路 3.7 控制時脈產生電路 : 控制信號產生電路若使用壓控震盪器, 並用電壓來決定輸出的延遲時間, 來組合成我們所需要的信 5

號, 將有許多缺點, 包括製程誤差太大輸入電壓對延遲時間沒有很多的操作空間與驅動力不足等等的問題因此, 我們所設計的控制電路, 使用了移位暫存器來達成, 並以主從式正反器來作為移位暫存器的基礎 ; 使用移位暫存器相對於壓控震盪器有許多優點, 包括移位暫存器為典型的數位電路, 在製程變異上的影響較小 ; 而延遲的產生是根據使用者所輸入的頻率來做基準, 所以能自由的控制輸出的延遲時間四

0 平台之中的元件設計與模擬環境, 基於 90nm 製程的 design rule 來做記憶體元件的物理動作機制與時序變化上的模擬如下頁圖 13 所示, 當此 MTP 記憶體元件可程式閘 (Program Gate,PG) 和源極訊號線 (Source Line,SL) 這端的偏壓狀況經過時序變化為 10-7 sec 10-6 sec 10-5 sec 10-4 sec 時, 且在寫入機制

7 號, 將有許多缺點, 包括製程誤差太大輸入電壓對延遲時間沒有很多的操作空間與驅動力不足等等的問題因此, 我們所設計的控制電路, 使用了移位暫存器來達成, 並以主從式正反器來作為移位暫存器的基礎 ; 使用移位暫存器相對於壓控震盪器有許多優點, 包括移位暫存器為典型的數位電路, 在製程變異上的影響較小 ; 而延遲的產生是根據使用者所輸入的頻率來做基準, 所以能自由的控制輸出的延遲時間四結果與討論 4.1 MTP 記憶體元件的模擬與量測針對研究方法 3.2 中所陳述的 MTP 此種記憶體元件結構原理, 與其相關元件物理動作機制做基礎, 並配合目前業界常用來模擬製程元件的 T-CAD ISE 10.0 平台之中的元件設計與模擬環境, 基於 90nm 製程的 design rule 來做記憶體元件的物理動作機制與時序變化上的模擬如下頁圖 13 所示, 當此 MTP 記憶體元件可程式閘 (Program Gate,PG) 和源極訊號線 (Source Line,SL) 這端的偏壓狀況經過時序變化為 10-7 sec 10-6 sec 10-5 sec 10-4 sec 時, 且在寫入機制 (Program) 操作條件狀況為 Program PG-Side 之下, 其透過 T-CAD ISE 10.0 模擬平台環境中 Sentaurus Structure Editor(Sentaurus SE) 這套元件結構模擬工具所模擬出來的電位示意圖也會產生不同準位條件之變化我們實地測試 Standard Performance High Threshold Voltage 1.2V NMOS 所組成的 MTP 記憶體元件, 在設定 V BL = 3.5V,V SG = 2.0V,V PG = 0.3V, V SL = 0V 時, 此時通道中的電流狀況便會因為在位元線 (Bit Line,BL) 與選擇閘 (Select Gate,SG) 這端產生所謂的 Darin-Side Injection(DSI) 效應, 而將通道中所產生熱電子 (CHE) 注入到靠近於選擇閘 (Select Gate,SG) 中, 造成通道中的主要載子電荷量隨著時間的增加而慢慢由 ma 遞減至 na 讀取電壓設定為 V BL = 1.0V V SG = 1.0V V PG = 1.0V V SL = V Substrate = 0.0V 時, 便會得到誠如圖 14 所示此記憶體元件於寫入狀態後, 通道中主要載子電荷量讀取狀態之驗證 4.2 感測與寫入驗證電路的晶片測試結果 : 晶片的量測是到 CIC 進行的, 並使用 Agilent SOC Test System 來進行量測若我們在位址 00 處寫入資料 10, 圖 15 為寫入動作開始前的資料確認, 由於 EEPROM 記憶體陣列中第一列的輸入 (D1i) 是 1, 所以導致 Vr1 保持在高電位這也代表有資料需要寫入 EEPROM 記憶體陣列中的第一列, 而 EEPROM 記憶體陣列中第二列的輸入 (D0i) 是 0, 所以 Vr0 會掉到在低電位這就表示不需要寫入資料到 EEPROM 記憶體陣列中的第二列圖 16 為寫入動作完成後的資料讀取結果, 當 EEPROM 記憶體陣列中第一列的輸出 (D1o) 為 1 時代表寫入資料成功, 此時 Vr1 會由高電位降到低電位這時候週邊電路就會停止對 EEPROM 記憶體陣列中第一列中位址 00 的 cell 進行寫入動作, 而 EEPROM 記憶體陣列的第二列由於不需要寫入資料所以輸出 D0o 一直都是 0 圖 17 為抹除動作成功後的資料讀取結果圖 13. MTP 記憶體元件之 CSN 於不同時序下同點之電性圖圖 14. 寫入條件操作時通道中電流準位讀取狀況圖 15. 寫入動作開始前的資料確認 6

4.3 參考電壓電路模擬與量測 4.3.1 低供應電壓之切換式電容參考電壓電路圖 16. 寫入動作完成後的資料讀取結果本計畫也針對 0.18μm CMOS 製程或更先進製程所可能需要之電路模組做先期研究, 因此提出一套利用次臨界 (sub-threshold) 特性所設計的切換式電容參考電壓電路, 操作電壓範圍在 0.7V 到 1.

8V 變化下, 輸出的參考電壓兩者差距大約在 3mV 左右圖 17. 抹除動作完成後的資料讀取結果 4.

8 4.3 參考電壓電路模擬與量測低供應電壓之切換式電容參考電壓電路圖 16. 寫入動作完成後的資料讀取結果本計畫也針對 0.18μm CMOS 製程或更先進製程所可能需要之電路模組做先期研究, 因此提出一套利用次臨界 (sub-threshold) 特性所設計的切換式電容參考電壓電路, 操作電壓範圍在 0.7V 到 1.8V, 工作電流為 7μA 利用 NMOS 電晶體操作在次臨界區, 再使用不同大小的電流作為偏壓電流在 NMOS 電晶體 M s 上, 在不同的時脈可得到帶有不同溫度係數的 V GS 電壓, 並配合切換式電容電路的技巧得到參考電壓其輸出電壓對溫度與操作電源的模擬結果分別如表 3 圖 19, 其兩個晶片量測結果, 供應電壓在 0.7~1.8V 變化下, 輸出的參考電壓兩者差距大約在 3mV 左右圖 17. 抹除動作完成後的資料讀取結果 4.2 位址解碼與電壓驅動電路 : 本計劃的位址輸出經由位址閂鎖電路送至位址解碼電路由於測試晶片之字元線為 4 條, 所以位址緩衝電路的位址輸入只需兩條 (4=2 2 ), enable 作為電路的致能訊號, 當訊號為 0 時, 電路為關閉狀態, 當訊號為 1 時, 電路開始接受來至 A1 A0 兩端點的位址輸入, 而在電路末端的位址閂鎖方塊則會分別產生位址輸入的信號及反向的信號, 舉例來說, 當輸入信號為 (A1 A0=01), 輸出信號為 (a1 a1* a0 a0* = 0110) 當被選取位址的位元, 經由寫入 / 讀取的動作設定以獲得不同的驅動電壓其中, 寫入動作會根據預寫入資料的檢查結果在位元線電壓驅動電路 (Bit-line Voltage Driver) 上產生 7V 的電壓輸出到寫入記憶元件的汲極端經由字元線驅動電路 (Wordline Voltage Driver) 產生 4V 的電壓輸出到寫入記憶元件的閘極端源極端的電壓則切換在接地電位當進行記憶元件的資料讀取時, 位元線與字元線則分別經由信號控制而切換至浮接狀態與 1.8V; 透過源極端的電壓 (1 ~ 1.5V) 來驅動 EEPROM 之電流進入感測放大電路, 以便完成記憶元件的讀取動作如圖 18 所示, 為改良式位元線電壓驅動電路, 當供應電壓為 7V 以及 3.5V, 電路經操作後產生的訊號由 VOUT 點輸出,VOUT 為 0~7V 的高壓驅動信號, 操作頻率為 50MHz 圖 18 改良式位元線電壓驅動電路 Vout 輸出模擬 SC VREF (25degC) VREF (pre-sim.) Coefficient (25~100degC) VREF (post-sim.) 表 3 溫度變化對輸出電壓的影響 TT FF SS 335.4mV 281.7mV 396.9mV 69.4ppm/ 173ppm/ 41ppm/ degc degc degc 341.2mV 291.2mV 407.9mV Coefficient 60.2ppm/ 178ppm/ 34.5ppm/ (25~100degC) degc degc degc 切換式電容參考電壓 Corner Case V DD =1.8V@50KHz VREF (V) Vout(N) IC3(Meas.) IC4(Meas.) Pre-simulation Temp. (degc) V DD (V) 圖 19 操作電壓對輸出電壓變化 7

0026 mm 2 此無電阻式的參考電壓電路的晶片模擬結果如圖 20 和圖 21 382m 381m 380m 379m 378m 377m 376m 375m 374m 373m 372m 371m 370m 369m 368m 367m 366m 365m -40-30 -20-10 0 10 20 30 40 50 60 70 80 90 100 圖 20.

9 4.3.2 無電阻式之低供應電壓參考電壓電路一低電壓無電阻參考電壓電路, 使用 0.18μm CMOS 製程技術提供了一個穩定的電壓值約 370mV, 其供應電壓範圍從 1V 變化到 3V, 而總電流消耗值大約是 450nA, 並完全對抗了製程變異的影響其參考電壓在不同製程下變化, 大概是 13mV, 而溫度變化範圍從 -40 C 到 -100 C, 大約是 3mV, 整體電路所佔據的面積值約 mm 2 此無電阻式的參考電壓電路的晶片模擬結果如圖 20 和圖 m 381m 380m 379m 378m 377m 376m 375m 374m 373m 372m 371m 370m 369m 368m 367m 366m 365m 圖 20. 溫度變化對輸出電壓的模擬結果總計近一年多來所產出之晶片計八片, 其中參考電壓與電荷幫浦電路各兩片二階與多階 EEPROM 控制電路有四片例如圖 24 與圖 25 分別為切換式電容參考電壓電路及改良式 Racape 電荷幫浦電路之晶片顯微照片 Output Voltage (V) Supply Voltage (V) Theory Measurement (12 MHz) Measurement ( 10 MHz) 圖 22. 四級電荷幫浦電路無負載時的輸出電壓幾乎正比於供應電壓 6 Messurement 2 V 1.8 V 1.6 V 1.4 V 1.2 V Output Voltage (V) 4 2 圖 21. 操作電壓對輸出電壓變化的模擬結果 4.4 升壓 / 電壓調節器模擬與量測圖 22 為模擬當四級 (N = 4) 電荷幫浦電路在無負載時, 不同供應電壓時的輸出電壓, 供應電壓由 1V 變化到 2.4V, 當無負載電流時, 輸出電壓皆很接近理想值的 (N+1)Vdd, 而且如預期與操作頻率關係不大然而, 在 1.4V 以下之供應電壓, 量測值偏離模擬值與理論值略多一點圖 23 所示為操作頻率 10MHz 時, 且圖 11 中之 Ci 及 Cai 分別為 5pF 及 0.5pF, 負載變化範圍為 0~400 A 時, 輸出電壓隨電源電壓降低及負載電流增加而下降, 且輸出電壓皆很接近模擬值五結論與績效由於 90nm 之製程開放給學術界不久, 因此其 MTP 非揮發性記憶體之元件開發, 尚未成熟, 還需要繼續努力在 0.35μm 製程所適用的 EEPROM, 需要配合的週邊控制電路已大致完成, 也已陸續發展出較可靠與較有效率的電路, 未來陸續整理, 預計可以產出 4 至 5 篇論文 Simulation Output Current (μα) 圖 23. 四級電荷幫浦電路頻率 10MHz 時, 輸出電壓隨電源壓降低及負載電流增加而減小圖 24. 切換式電容參考電壓電路晶片 8

圖 25. 改良式 Racape 電荷幫浦電路之晶片近一年多來發表的相關論文與專利如下 : [1] 林泓均張登堪, 利用臨界電壓差異之電流產生單元及具有該電流產生單元之參考電壓電路, 中華民國專利申請中 [2] Chien-pin Hsu and Hongchin Lin, Analysis of Power Efficiency for Four-Phase Negative Charge

10 圖 25. 改良式 Racape 電荷幫浦電路之晶片近一年多來發表的相關論文與專利如下 : [1] 林泓均張登堪, 利用臨界電壓差異之電流產生單元及具有該電流產生單元之參考電壓電路, 中華民國專利申請中 [2] Chien-pin Hsu and Hongchin Lin, Analysis of Power Efficiency for Four-Phase Negative Charge Pumps with Body Potential Control, Intl. Conf. on IC Design and Technology, pp , 2007, Austin, TX, U.S.A. (EI) [3] Chien-pin Hsu and Hongchin Lin, Analysis of Power Efficiency for Four-Phase Positive Charge Pumps, IASTED Intl. Conf. on Circuits, Signals and Systems, pp , 2007, Banff, Canada (EI) [4], A Multilevel Read and Verifying Scheme for Bi- NAND flash memories, IEEE J. Solid-State Circuits, Vol. 42, no. 5, pp , 2007 (SCI). [5] Chien-pin Hsu and Hongchin Lin, A PMOS Charge Pump for Low Supply Voltages, International Conference on Solid State Devices and Materials, pp , 2008, Ibaraki, Japan. [6] Nansen Chen and Hongchin Lin, Evaluation of Multi-Gbps Serial Link Using Wire-Bonded Multiple Exposed Pads (M-pad) Leadframe Package, Microsystem Technologies, Vol. 15, pp , 2009 (SCI) [7] Chien-pin Hsu and Hongchin Lin, A P-channel Metal-oxide-semiconductor Field-effect Transistor Charge Pump for Low Supply Voltages, Japanese Journal of Applied Physics, Vol. 48, pp. 04C C069-5, 2009 (SCI) [8] Yun-Ching Tang, Do-Chen Hu, Weiyi Wei, Wen- Chung Lin, Hongchin Lin, A Memory-Efficient Architecture for Low Latency Viterbi Decoders, International Symposium on VLSI Design, Automation, and Test (VLSI-DAT), pp , 2009, Hsinchu, Taiwan (EI) 六參考文獻 [1] Kung-Hong Lee and Ya-Chin King, New Singlepoly EEPROM with Cell Size down to 8F 2 for High Density Embedded Nonvolatile Memory Applications, VLSI Technology Symposium, Kyoto, Japan, pp , [2] Chia-En Huang, Hsin-Ming Chen, Han-Chao Lai, Ying-Je Chen, Ya-Chin King, Chrong Jung Lin, A New Self-Aligned Nitride MTP Cell with 45nm CMOS Fully Compatible Process, IEDM Tech. Dig., [3] A. Chrisanthopoulos, Y. Moisiadis, A. Varagis, Y. Tsiatouhas, and A. Arapoyanni, A new Flash memory sense amplifier in 0.18 μm CMOS technology, Proc. IEEE Int. Conf. Electronics, circuits, and Systems (ICECS), vol. 2, pp , Sep., [4] Hongchin Lin and Funian Liang, A High speed current-mode multi-level identifying circuit for flash memories, IEICE Trans. Electron., vol. E86-C, no. 2, pp , [5] Rino Micheloni, Luca Crippa, Miriam Sangalli, and Giovanni Campardo, The Flash Memory Read Path: Build Blocks and Critical Aspects, proceedings of IEEE, Vol. 91, no. 4, April [6] T. Tanzawa and T. Tanaka, A dynamic analysis of the Dickson charge pump circuit, IEEE J. Solidstate circuit, vol. SC-32, no. 8, pp , August [7] Jongshin Shin, In-Young Chung, et al., A New Charge Pump Without Degradation in Threshold Voltage Due to Body Effect, IEEE J. Solid-State Circuits, vol. 35, no. 8, pp , [8] Christal Lauterbach, Werner Weber, and Dirk Romer, Charge Sharing Concept and New Clocking Scheme for Power Efficiency and Electromagnetic Emission Improvement of Boosted Charge Pumps, IEEE J. Solid-State Circuits, vol. 35, no.5, pp , May [9] Kyeong-Sik Min, Young-Hee Kim, et al., CMOS Charge Pumps using Cross-Coupled Charge Transfer Switches with Improved Voltage Pumping Gain and Low Gate-Oxide Stress for Low-Voltage Memory Circuits, ISCAS 2002, vol. 5, pp , May [10] Hongchin Lin, JainHao Lu, and Yen-Tai Lin, A New 4-Phase Charge Pump without Body Effects for Low Supply Voltages, Asia-Pacific Conference on ASICs, pp , Aug. 6-8, Taipei, Taiwan, [11] James T. Doyle, Ariz Chandler, Low-Power Digital CMOS Compatible Bandgap Reference, U.S. patent , June 13, [12] Hironori Banba, Hitoshi Shiga, Akira Umezawa, et al., A CMOS Bandgap Reference Circuit with Sub- 1-V Operation, IEEE J. Solid-State Circuits, vol. 34, pp , May [13] E. Racape, and J.-M. Daga, A PMOS-Switch Based Charge Pump, Allowing Lost Cost Implementation on a CMOS Standard Process, IEEE European Conf. on Solid-State Circuits, pp , [14] P.-H. Huang, H. Lin, and Y.-T. Lin, A Simple Subthreshold CMOS Voltage Reference Circuit with Channel Length Modulation Compensation, IEEE Trans. Circuits and Systems II, vol. 53, no. 9, pp , [15] Hongchin Lin and Dern-Koan Chang, A Low- Voltage Process Corner Insensitive Subthreshold CMOS Voltage Reference Circui, Intl. Conf. on IC 9

11 Design & Technology, Padova, Itlay, pp , [16] J. Y. Lee, S.-E. Kim, S.-J. Song, J.-K. Kim, S. Kim, and H.-J. Yoo, A regulated charge pump with small ripple voltage and fast start-up, IEEE J. Solid-State Circuit, vol. 41, pp , Feb [17] G. De Vita and G. Iannaccone, A Sub-1-V, 10ppm/ C, Nanopower Voltage Reference Generator, IEEE J. Solid-State Circuits, vol. 42, pp , no. 7, July, [18] K. N. Leung and P. K. T. Mok, A CMOS Voltage Reference Based on Weighted ΔVGS for CMOS Low-Dropout Linear Regulators, IEEE J. Solid- State Circuits, vol. 38, pp , no. 1, Jan [19] B. R. Gregoire, A Compact Switched-Capacitor Regulated Charge Pump Power Supply, IEEE J. Solid-State Circuits, vol. 41, no. 8, pp , August [20] L. H. De Carvalho Ferreira, and T. C. Pimenta, A CMOS Voltage Reference for Ultra Low-Voltage Applications, IEEE International Conference on Electronics Circuits and Systems, pp. 1-4, Dec [21] H.-W. Huang, C.-Y. Hsieh, K.-H. Chen, and S.-Y. Kuo, A 1V 16.9ppm/ C 250nA Switched-Capacitor CMOS Voltage Reference, IEEE International Solid-State Circuits Conference, pp , Feb

12 可供推廣之研發成果資料表可申請專利可技術移轉日期 :98 年 7 月 31 日國科會補助計畫計畫名稱 : 運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計計畫主持人 : 林泓均計畫編號 :NSC E 學門領域 : 微電子技術 / 創作名稱發明人 / 創作人嵌入式非揮發性記憶體之寫入與抹除電路與系統林泓均中文 : 利用 CMOS 標準製程的非揮發性記憶體元件 EEPROM 來設計嵌入式多準位記憶體的寫入與抹除電路與系統, 使得單一個記憶體元件, 能夠儲存二位元的資料此系統包括多準位式非揮發性記憶體陣列以及記憶體的週邊電路, 例如 : 位址解碼電壓切換開關讀寫判讀操作控制時脈產生電路參考電壓電路與升壓 ( 電荷幫浦 ) 整流電路等技術說明英文 : The program/erase circuits and system for EEPROM non-volatile memory using the standard CMOS technology was developed for the two bits per embedded EEPROM cell. This system includes multi-level non-volatile memory array and its peripheral circuits, such as address decoder, high-voltage switches, read/write sensing/verifying circuits, timing generation circuits, voltage reference, and charge pump regulators. 可利用之產業及可開發之產品 IC 設計適用於晶片中需要少量之非揮發性記憶體之應用技術特點推廣及運用的價值適合在 SOC(systems on chip) 中提高其附加價值 1. 每項研發成果請填寫一式二份, 一份隨成果報告送繳本會, 一份送貴單位研發成果推廣單位 ( 如技術移轉中心 ) 2. 本項研發成果若尚未申請專利, 請勿揭露可申請專利之主要內容 3. 本表若不敷使用, 請自行影印使用 11

13 出席國際學術會議心得報告計畫編號 NSC E 計畫名稱運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計出國人員姓名林泓均服務機關及職稱國立中興大學電機系會議時間地點 September 23 ~ 26, 2008 /Tsukuba, Ibaraki, Japan 會議名稱 International Conference on Solid State Devices and Materials (SSDM 2008) 發表論文題目 A PMOS Charge Pump for Low Supply Voltages 一參加會議經過本會議為一年一度由日本國家應用物理協會主辦, 與國際電機電子工程學會 (IEEE) 協辦的固態元件與材料研討會, 於 9 月 23 日至 9 月 26 日在日本筑波 (Tsukuba) 國際會議中心舉行, 本年正好是此會議第四十次舉辦, 歷史相當悠久, 聚集了世界各地半導體工業與學術界之專家, 一方面發表論文, 一方面觀摩各種先進技術, 本會議發表了許多最新的發展趨勢, 共 749 篇論文, 分 13 個子領域, 包括 62 篇 invited papers 339 篇 oral papers 161 篇 poster papers, 以及 27 篇 late news papers, 範圍涵蓋新的材料製程元件與電路等等, 其中共同之趨勢為微小化高頻高速低電壓低功率, 內容多元, 可以自由選擇個人有興趣的部分來聆聽由於對通訊電路與系統, 以及高速封裝技術較有興趣, 因此多聆聽此相關課題其中 Quebec University 提出 LDPC 碼的設計方式, 比起 e 的 LDPC 碼的效能還好, 其方法是由小的單位矩陣平移, 加上 block column 逐漸擴大的方式來提高 cycle length, 以提升 LDPC 的解碼效果, 其硬體以 FPGA 驗證, 可達 150MHz 操作頻率, 編碼速度達 115Gbps 解碼速度達 1.3Gbps, 不過, 其硬體架構闡述並不清楚, 所以不易與其他文線比較另有一篇在光纖通訊中使用 OFDM 的論文是由多倫多的 Ryerson University 提出如何根據光纖中非線性造成的 distortion, 建立 distortion 模型, 然後採用 adaptive modulations 能有效改善接收的品質, 比起一般為改善 OFDM 中之 PAPR 問題所做的種種 12

14 方法可能效果更好, 這是未來要從事此方向研究時, 可以特別注意的另外關於 3D integration 的設計有一 invited paper, 由美國北卡州立大學所發表, 提到 3D 堆疊技術的設計方法與可行性, 由於目前許多複雜電路其連接線太長, 影響晶片的運算速度, 因此若將其改為垂直上下的 VIA 來連接, 可以大大減小寄生電阻與電容, 可顯著提升速度, 此外不同製程的晶片也可容易整合, 然而其散熱效應必須特別在設計時要考慮好, 必須有適當的 CAD tools 來處理, 並完成 2D/3D 繞線與 floorplan 本人再大會中也發表了一篇論文, 題目為 A PMOS Charge Pump for Low Supply Voltages, 主要是提出一種以 PMOS 電晶體組成之低供應電壓之幫浦電路, 可以應用在許多低供應電壓之晶片, 但有小部分電路需要超過供應電壓之電壓源, 例如記憶體 IC 中多數皆含此電路, 不過在供應電壓一直減小的趨勢下, 如何有效的達到此功能, 也有許多挑戰, 本論文所提出之方法不但能逼近理論上的極限, 同時可以運用較簡的製程, 也就是成本較低的製程來達成, 當然先進製程也可運用, 相信未來會有廣泛的應用此論文全文附於此報告之後二與會心得此會議為日本應用物理協會學術單位主辦之非常重要會議, 政府與企業都相當支持本次會議除了吸收了許多未來發展趨勢, 也看到聽到一些不一樣的研究觀點與成果, 獲益良多, 另外也帶回了 Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials (SSDM 2008) 的光碟論文集 13

NANO COMMUNICATION 23 No.3 90 CMOS 94/188 GHz CMOS 94/188 GHz A 94/188 GHz Dual-Band VCO with Gm- Boosted Push-Push Pair in 90nm CMOS 90 CMOS 94

NANO COMMUNICATION 23 No.3 90 CMOS 94/188 GHz 23 90 CMOS 94/188 GHz A 94/188 GHz Dual-Band VCO with Gm- Boosted Push-Push Pair in 90nm CMOS 90 CMOS 94/188GHz LC class-b 0.70 0.75 mm 2 pad 1 V 19.6 ma (ƒ

行政院國家科學委員會補助專題研究計畫 成果報告 期中進度報告 運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計 System Investigation and Circuit Design for Embedded Multiple Time Programming Memo

行政院國家科學委員會補助專題研究計畫成果報告期中進度報告運用 CMOS 完全相容製程之嵌入式多次寫入記憶體之系統研究與電路設計 System Investigation and Circuit Design for Embedded Multiple Time Programming Memo