STM32F05x training in Prague - DAY1

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胞包郜
4 years ago
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1 串行外设接口 SPI 通信外设

2 1 SPI 特性 (1) 3 线全双工同步传输 2 线半双工 / 单工同步传输时钟极性相位以及数据位序 (MSB 或 LSB) 可设置支持主设备从设备, 以及多主模式片选信号的软硬件管理硬件 CRC( 用于 8 位或 16 位长度的帧 ) 能触发中断的标志 (TxE RxNE MODF OVR CRCERR FRE) 可配置的时钟速度 f PCLK /2, 高达 18MHz BSY 标志用于检查当前总线上是否有数据在传输自动发送 CRC 的 DMA 传输 ( 独立的发送接收请求 )

3 2 SPI 特性 (2) 新增以下特性更加灵活的片选信号 NSS 控制 NSS 脉冲模式 TI 模式数据帧长度可配置 :4 位 ~16 位能分别触发 DMA 请求, 各占 4 字节的发送 FIFO 和接收 FIFO 数据 pack: 如果数据帧长度短于一个字节, 可以通过单次读写操作来对 FIFO 中的 2 个数据帧进行访问

4 3 SPI 功能框图 (SD) (MCLK) (CK) (WS)

5 Motorola 模式下的数据帧格式数据帧长度可设置 :4 位 ~16 位无论帧长度如何, 对 FIFO 的读访问宽度必须和接收 FIFO 门限 FRXTH 的设置一致 (8 位或 16 位 ) 数据帧总是以右对齐方式存放在 SPI_DR[15:0] 时钟极性相位可配置 SCK 必须通过上拉或下拉电阻来使得空闲时电平和 CPOL 设置的一样数据位序可设置 :MSB 或 LSB 数据开始出现 4

6 片选信号 NSS 管理 (1) 从设备从设备的身份由决定是否被选中来和主设备通信, 由输入的片选电平决定硬件管理 : 由 NSS 引脚电平决定, 低电平表示被选中软件管理 : 由 SSI 位决定,0 表示被选中 ;NSS 引脚可做它用 5

7 片选信号 NSS 管理 (2) 主设备主设备的身份由 MSTR=1 决定 NSS 做输入无论软件还是硬件管理, 信号都要为高电平 ; 否则引发冲突产生模式错误, 置位 MODF 标志 NSS 做输出 :SSOE=1 只能是硬件管理一旦主 SPI 使能,NSS 信号就被拉低, 直到 SPI 被禁止如果使能了 NSS 脉冲模式, 连续通信的每帧之间会有个脉冲 6

8 新增的片选脉冲模式脉冲模式使能 :NSSP=1 只能用于标准 SPI 且第一时钟沿采样的主设备片选信号的输出由硬件管理连续通信时, 每个数据帧之间 NSS 拉高一个时钟周期单数据帧通信时, 数据传输完成后 NSS 被拉到高电平该片选信号输出常用于从设备的锁存数据 t SCK 7

9 新增的 TI 片选模式 TI 模式使能 :FRF=1 片选信号在最后一个数据位时拉高片选和时钟信号都由硬件管理,CPHA 和 CPOL 无效该模式下 SSM SSI SSOE NSSP 都无效主从设备都可以使用该模式主设备的 BR 决定总线波特率从设备的 BR 决定 SO 输出高阻的保持时间 8

10 9 通信模式 : 全双工同时发送和接收数据至少需要 3 条线 :MISO MOSI 和 SCK(NSS 可选 ) Up to 16-bit shift register MISO MISO Up to 16-bit shift register MOSI MOSI Clock generator SCK SCK Master NSS NSS Slave NSS NSS 片选信号配置为输入 & 硬件管理片选信号软件管理

11 通信模式 : 单工只发送或只接收至少需要 2 根线 ( 时钟线 SCK + 数据线 ),NSS 可选主发送 / 从接收 :MOSI,MISO 可做 GPIO 或其他用途主接收 / 从发送 :MISO,MOSI 可做 GPIO 或其他用途只发送,OVF 置位无需理会只接收, 设置 RXONLY=1 主设备只接收 : 一旦使能 SPI, 时钟就发送出去, 直到 RXONLY 或 SPE 被复位 Up to 16-bit shift register! MISO MISO Up to 16-bit shift register MOSI MOSI Clock generator SCK SCK Master NSS NSS Slave 10

12 通信模式 : 半双工发送和接收通过一个双向数据线分时进行至少 2 个线,NSS 可选时钟线 :SCK 数据线 : 主设备的 MOSI 接从设备的 MISO 半双工的使能 :BIDIMODE=1 当前的通信方向由 BIDIOE 决定方向的改变, 需要关闭 SPI 后再重新配置 Up to 16-bit shift register MISO MISO Up to 16-bit shift register MOSI MOSI Clock generator SCK SCK Master NSS NSS Slave 11

13 通信模式小结全双工两条数据线, 收发同时进行单工一条数据线单线 & 双向分时 BIDIMODE=1 单线 & 单向 BIDIMODE=0 原来的输出线作为唯一的数据线 >> 主设备 : 使用 MOSI >> 从设备 : 使用 MISO 由 BIDIOE 控制数据方向 >> BIDIOE=1: 输出 >> BIDIOE=0: 输入只发送只接收 RXONLY=1 和全双工类似, 只是接收引脚可以作 GPIO 发送引脚可作它用启动通信 : 配置并使能 SPI( 对于主设备无须发送数据, 时钟信号会自动送出 ) * 关闭通信 : >> 主设备 : 清零 SPE >> 从设备 : 片选无效或 SCK 停止 12

14 13 标准的多个从设备通信从设备各自有独立的片选任何时刻只有被 NSS 选中的从设备可以和主设备做全双工通信从设备共享同一片选单工只接收的从设备们可同时收到来自主设备的数据 ; 其 MISO 引脚不能参与通信由于从设备的 MISO 都连在一起, 因此要配置成 AF-OD 以保护

15 14 多个从设备组成菊花链数据线连成一个闭合的回路主设备提供时钟把数据在各个从设备之间移动每组时钟脉冲之间主设备要留给从设备足够的时间来把收到的数据拷贝到发送寄存器中只需要一个共用的片选信号 ; 时钟信号和片选信号都连在一起

16 各占 4 字节的发送和接收 FIFO 接收 FIFO 达到 8 位或 16 位就触发 RxNE RxNE 事件读取 SPI_DR 对 SPI_DR 读取的宽度要和 FRXTH 一致 RxNE 标志复位, 表明接收 FIFO 为空了 FIFO 当前的水平可通过 FRLVL[1:0] 查看最多可储存 4 字节收到的数据发送 FIFO 门限值固定 : 包含的数据 2 个字节就触发 TxE TxE 事件写 SPI_DR TxE 标志复位, 表示发送 FIFO 为满 FIFO 当前的水平可通过 FTLVL[1:0] 查看如果帧长度 8, 最多可储存 3 字节待发送的数据 15

17 16 接收和发送 FIFO 图示两个单独的 32 位 FIFOs, 各自用于发送和接收对 FIFO 的访问宽度 :8 位或 16 位 FIFO 当前位置的标志 : FTLVL[1:0], FRLVL[1:0], TxE, RxNE 不超过 8 位长度的数据帧时, 发送和接收 FIFO 各自不同的容量

18 FIFO 带来的数据 pack 当数据帧长度不超过 1 个字节, 可通过对 SPI_DR 的单次 16 位读写操作同时访问处理 2 个数据帧先访问处理 LSB 字节的数据帧, 再 MSB 字节的数据帧只传输有效位,2*DS 个时钟脉冲用途数据帧较小, 通信速度较快, 数据 pack 可降低 RxNE 和 TxE 事件的频率, 提高系统性能尾巴数据奇数个小数据帧组成的序列中最后一个数据帧的处理发送 : 最后一次以 8 位写访问操作 SPI_DR 即可接收 : 最后一次 16 位读操作后 ( 当 FRLVL=01 时 ), 把接收 FIFO 门限设置成 1 个字节 (FRXTH=1), 以产生最后一次 RxNE DMA 方式的处理, 参见 DMA Slide 17

19 数据 pack 的使用图例数据帧长度 =4, 数据位序 =MSB, 接收 FIFO 门限 =2 字节对 SPI_DR 的一次 16 位写操作 :0x040A 通过 8 个时钟脉冲依次发送 2 个数据 :0x0A 0x04 2 个数据帧收到 FIFO 后, 触发一次 RxNE 事件, 对 SPI_DR 的一次 16 位读操作, 从 MSB 和 LSB 字节分别获得两个数据帧的内容 DS=0011,4 位实际传递 2 个 4 位数据 (8 个时钟脉冲 ) 18

20 SPI 通信过程的开始和维持主设备发送使能时 : 由主设备提供连续的时钟, 直到发送 FIFO 为空且移位寄存器也为空 ; 时钟的节奏由主设备控制只有接收时 : 一旦使能了 SPI 和只接收模式, 时钟就由主设备送出, 时钟节奏不再受主设备控制 ; 直到 SPI 或只接收模式被关闭从设备关闭操作要在一个时间窗内完成 : 最后一个数据的第一个位的采样时间之后, 下一个数据开始传输之前被动在时钟到来接收数据或发送数据 ; 因此必须在主设备送出时钟信号之前做好接收的准备, 并且把要发送的数据事先放好在发送 FIFO 中 ; 主设备要给从设备足够的时间做这些准备工作以及对收到的数据处理 19

21 SPI 通信的结束有发送操作的通信等待发送 FIFO 读取所有收到的数据, 直到接收 FIFO 关闭只有接收操作的通信或 BIDIOE=1 读取所有收到的数据, 直到接收 FIFO 关闭 20

22 SPI 的 DMA 操作 DMA 发送和接收请求各自请求可以分别使能只使能了 DMA 发送通道时, 发送过程中 OVR 会被置位置位使用 DMA 传输 & 数据 pack 时 DMA 发送 / 接收通道的 PSIZE=16 位数据帧长度不超过 1 个字节对尾巴数据的处理数据自动 pack 软件要在使能 SPI 之前置位 LDMA_TX/LDMA_RX 来表明要发送 / 接收的小数据帧个数是奇数 21

23 SPI 的 CRC 计算单元特性 SPI 提供硬件 CRC 计算单元, 在保持通信可靠性的同事, 降低系统开销发送接收有各自的 CRC 计算单元必需在使能 SPI 之前置位只提供 CRC8 和当对 8 位数据帧进行 16 位 CRC 计算时,CRC 值在总线上的传输占用 2 个数据帧时间可编程的 CRC 在由 CPHA 和 CPOL 定义的采样时钟沿, 对每个数据位进行计算 CRC 值被最后一个传输通信结束后自动对收到的 CRC 值进行校验不匹配时置位 CRCERR 标志, 并可产生中断 22

24 使用 SPI 的 CRC CPU 管理通信过程发送 : 把最后一个数据写进 SPI_DR 后软件置位 CRCNEXT, 来把 TXCRCR 的值放入发送 FIFO 只收模式 : 收到倒数第二个数据后软件置位 CRCNEXT, 表示最后一个收到的数据要和 SPI_RXCRCR 的值进行比较收到的 CRC 放在接收 FIFO 中, 需要通过读取 SPI_DR 来复位 RxNE 标志 DMA 管理通信过程自动完成对 CRC 的发送和接收, 软件无需操作 CRCNEXT DMA 发送通道 :CNDTR = 数据帧个数 ( 或其一半 ) DMA 接收通道 :CNDTR = 数据帧个数 ( 或其一半 ) + 1( 或 2) 收到的 CRC 值放在 memory 中通过 DMA 读取接收 FIFO 中的 CRC 值, 复位 RxNE 23

25 24 CRC 的使用注意事项两个 CRC 计算单元,CRC8 和 CRC16 其他长度的数据帧,CRC 不可用 CRC 计算模块的复位置位 CRCEN, 复位 TXCRCR 和 RXCRCR 寄存器关闭 SPI 复位 CRCEN 置位 CRCEN 使能 SPI CRC 计算阶段之后再采样新数据, 自动复位 TXCRCR 和 RXCRCR 寄存器适用于 DMA 循环模式从设备使用 CRC 需注意 ( 同 F2) SCK 电平稳定后才能使能 CRC, 否则即使此时 SPI 还未使能, 也会造成之后 CRC 计算的错误 NSS pin needs to be kept low between data phase and CRC phase Vs. CRC calculation takes place even if a high level on NSS pin

26 小结 :3 个使用时间窗的情况通信连续时数据帧之间无间隔, 时钟脉冲组是连续的比如主设备的只接收模式, 时钟节奏不由主设备掌握以下 3 种情况需要在时间窗内完成 0 改变接收 FIFO 1 数据阶段结束, 进入 CRC 1 CRCNXT=1 RXONLY=0 FRXTH=1 Dummy/Odd/CRC Frame CPHA=0 Control window 25

27 26 状态标志 :RxNE 和 TxE 发送 FIFO 有足够空间来写入待发送数据 :TxE 发送 FIFO 中现有数据少于或等于 16 位, 硬件置位 TxE 置位的 TxE 触发中断或 DMA 请求, 让 CPU 或 DMA 可以往发送 FIFO 写数据了 ( 写 SPI_DR) 一旦发送 FIFO 中数据多于 16 位, 硬件复位 TxE 标志接收 FIFO 中数据达到门限 :RxNE 接收 FIFO 门限 FRXTH 0, 门限为 16 位数据 1, 门限为 8 位数据 CPU/DMA 可以从接收 FIFO 读数据了 ( 读 SPI_DR) 以上情况不满足时, 硬件复位 RxNE 标志

28 27 状态标志 :BUSY 总线忙 Busy, 常用于用户关掉 SPI 并进入低功耗模式前检测通信是否结束用户需要管理何时拉起从设备的片选引脚在多主通信环境中可用于避免写冲突以下情况也会硬件复位 BSY 标志关闭 SPI 外设 (disable) 出现主模式错误主模式 : 非连续通信时, 数据帧间隔的时期从模式 : 无论通信连续与否, 每个数据帧之间会被复位 1 个时钟周期 Busy 位连续通信间隔通信备注主设备从设备通信期间一直保持置位每字节 / 半字之间,BSY 被拉低一个 SPI 的时钟周期间隔期间被拉低主设备只接收模式下, BSY 一直为高 ( 同 F2)

29 28 连续通信下, 主从设备的 BSY 标志示意图主设备从设备

30 29 错误标志错误类别何时发生影响如何清除主模式错误 MODF 溢出错误 OVR 校验错误 CRCERR 帧格式错误 TIFRFE 主设备 : 硬件管理片选时 NSS 引脚被拉低 ; 软件管理片选时 SSI 位清零多主环境下的从设备 : 发生多主冲突从设备还未清除 RxNE( 上一个数据还未读取 ), 主设备又发送了新数据移位寄存器中收到的校验数据和 RXCRCR 中计算出来的数值不一致配置成 TI 模式的从设备 : 在通信过程中出现 NSS 引脚上的脉冲 ( 参见图 258) 置位 MODF 并产生中断 ; 硬件清除 SPE 和 MSTR 在 MODF 置位时对 SPI_SR 执行读或写操作 ; 写 SPI_CR1 置位 OVR 并产生中断 ; 接读取 SPI_DR, 再收缓冲中仍是上一个数据, 读取 SPI_SR 随后的数据都丢失置位 TIFRFE 并产生中断 SPI 不会被关掉, 而是忽略掉该脉冲, 继续等待下一个 NSS 脉冲, 再发起下一次传输数据会丢失软件写 0 清零读取 SPI_SR

31 30 中断管理状态和错误标志中断事件中断使能控制 TxE 发送缓冲空 TxEIE RxNE 接收缓冲满 RxNEIE BUSY MODF 主模式错误 OVR 溢出错误 CRCERR CRC 校验错误 ERRIE TIFRFE TI 帧格式错误

32 SPI 模块的初始化流程步骤操作备注 1 除非 TI 模式下的从设备否则不设置 2 & CPHA TI 模式不需要 3 & BIDIOE & BIDIMODE 主设备的只接收模式一旦使能 SPI 就发出时钟 4 5 TI 模式不需要 6 & SSI & SSOE 7 如果需要 TI 模式, 置位 FRF 8 如果需要数据帧之间有片选脉冲, 置位 NSSP CHPA 必需为 1 9 设置接收 FIFO 要和访问 DR 的宽度一致 10 如果使用 DMA, 配置 LDMA_TX & LDMA_RX 11 如果需要 CRC, 设置 CRC 多项式且置位 CRCEN 12 如果是主设备, 置位 MSTR 13 使能 SPI 31

33 32 Quiz What is a maximum SPI speed? When data packed mode is used? What should be in line when access the RxFIFO? Does a master take any care of the NSS signal level if it is managed by SW? How many bytes (maximum) can be stored into TxFIFO till it is full when 8-bit access is used? What should precede before SPI is disabled?

xilinx FPGA 串口设计笔记在设计中, 需要用 FPGA 读取 GPS 内部的信息,GPS 的通信方式为串口, 所以在 FPGA 中移植了串口程序本次移植的程序源代码是特权的串口程序, 本以为移植应该很快就能完成, 但其中还是出了一写小问题, 耽误了不少的时间, 下面将问题进行一个总结!

xilinx FPGA 串口设计笔记在设计中, 需要用 FPGA 读取 GPS 内部的信息,GPS 的通信方式为串口, 所以在 FPGA 中移植了串口程序本次移植的程序源代码是特权的串口程序, 本以为移植应该很快就能完成, 但其中还是出了一写小问题, 耽误了不少的时间, 下面将问题进行一个总结! xilinx FPGA 串口设计笔记在设计中, 需要用 FPGA 读取 GPS 内部的信息,GPS 的通信方式为串口, 所以在 FPGA 中移植了串口程序本次移植的程序源代码是特权的串口程序, 本以为移植应该很快就能完成, 但其中还是出了一写小问题, 耽误了不少的时间, 下面将问题进行一个总结! 以下是串口的时序 : 在设计中, 耽误时间最长的问题就是数据老是出错, 为了找出问题的所在, 用示波器观察了