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稗符
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1 第六章 VHDL 電路設計語言中表示式

2 表示式 VHDL 電路設計語言中的表示式, 係用來計算出一個式子中的算術或邏輯數值在一個表示式中, 通常包含有 2 種的組成元素, 一為運算元 (Operand), 另一為運算子 (Operator) 在 VHDL 電路設計語言中, 表示式的語法構成了一個程式執行或計算的基本單元, 使程式具有實質計算上的意義 2

3 運算子 (Operator) VHDL 電路設計語言中, 所定義的標準運算子種類運算子優先順序邏輯運算子 and or not nand nor xor xnor 低關係運算子 = /= < <= > >= 加法運算子 + - & 單一運算子 + - 乘法運算子 * / mod rem 其他 ** abs not 高 3

4 關係運算子 (Relational Operators) 關係運算式所運算出來的結果, 係為一個布林型態的資料型別而存在, 也就是只有二種狀態 TRUE 或 FALSE 關係運算子, 通常使用在 VHDL 電路設計語言中的條件判斷式上六種關係運算子 = : 表示等於之比較 /= : 表示不等於之比較 > : 表示大於之比較 >= : 表示大於或等於, 即不小於之比較 < : 表示小於之比較 <= : 表示小於或等於, 即不大於之比較 4

5 邏輯運算子 (Logical Operators) 在 VHDL 電路設計語言中, 使用邏輯運算子來表示資料型別為 BIT BOOLEAN 及 STD_LOGIC 的訊號的邏輯運算關係邏輯運算子如下所示 and : 用來表示及 (And) 的邏輯運算 or : 用來表示或 (Or) 的邏輯運算 not : 用來表示非 (Not) 的邏輯運算 nand : 用來表示反及 (Nand) 的邏輯運算 nor : 用來表示反或 (Nor) 的邏輯運算 xor : 用來表示互斥或 (Exclusive OR) 的邏輯運算 xnor : 用來表示反互斥或 (Exclusive NOR) 的邏輯運算 5

6 算術運算子 (Arithmetic Operators) 在 VHDL 電路設計語言中, 使用算術運算子來表示各種資料型別之間的相互算術運算 VHDL 電路設計語言所定義的算術運算子共有 : 加 ( + ) 減 ( - ) 乘 ( * ) 除 ( / ) 次方 ( ** ) 求餘數 ( rem ) 等六種, 但大部份的 VHDL 電路合成器 (Synthesizer) 只支援加 ( + ) 及減 ( - ) 兩種算術運算子的電路合成 + : 用來表示加法算術運算 - : 用來表示減法算術運算 * : 用來表示乘法算術運算 / : 用來表示除法算術運算 ** : 用來表示次方算術運算 rem : 用來表示求餘數算術運算 6

7 數值運算子 (Value Operators) 在 VHDL 語法中, 使用一些位元運算子來執行資料的數值運算 rol 或 ROL : 用來表示位元向左旋轉之數值運算 R 代表 Rotate, 即位元旋轉之意其用法如下 : ror 或 ROR : 用來表示位元向又旋轉之數值運算其用法與 ROL 相似 sll 或 SLL : 用來表示位元向左移位之數值運算 S 代表 Shift,L 代表 Logic, 即位元邏輯移位之意其用法與 ROL 相似 srl 或 SRL : 用來表示位元向右移位之數值運算其用法與 ROL 相似 sla 或 SLA : 用來表示有號數的位元向左移位之數值運算 A 代表 Arithmetic 之意其用法與 ROL 相似 sra 或 SRA : 用來表示有號數的位元向右移位之數值運算其用法與 ROL 相似 7

8 其他常用的 VHDL 語法符號 SIG_A <= SIG_B; 中的 <= : 用來表示訊號的數值指定 VAR_A := 0 ; 中的 := : 用來表示變數的數值指定 (SIG_M <= (others => 0 ); 中的 => : 用來表示數值或識別字的對應 port map(port_sig => SIG_C); 中的 => : 用來代表模組間輸出入埠訊號的指定 ( 01 & SIG_D & 0 ); 中的 & : 用來表示資料型別 BIT 或 STD_LOGIC 的數值連結 LABEL_A:... 中的 : : 用來表示 VHDL 程式中元件過程 (Process) 等的標籤 Label SIG_A : in std_logic; 中的 : : 用來表示 VHDL 程式中用於模式資料型別或標題的宣告時使用 -- This is a Remark line 中的 -- : 用來表示 VHDL 程式中的註解文字, 在此符號之後的同一列中任意文字對 VHDL 編譯器來說, 都看成是忽略的 8

9 運算元 (Operand) 在一個 VHDL 電路設計語言的表示式中的運算元提供數值或資料, 以便運算子能藉此數值加以運算 9

10 表示式 (Expressions) 用左右括弧 ( 及 ) 所括起來的表示式, 可以看成是另外一個表示式中的運算元, 如 : (A and B)(A /= )... 10

11 文字 (Literals) 在 VHDL 電路設計語言中, 文字 (Literal) 的代表數值, 直接代表了其在 VHDL 程式語言中表示式的運算意義如 : 0 ; 1010 ;456;16#3F7#;... 等 11

12 識別字 (Identifier) 用識別字來代表的運算元, 主要是代表著所宣告的訊號 (Signal) 變數 (Variable) 及常數 (Constant) 如 : MY_VAR;MY_CONST;MY_SIG;MY_ARRA Y_SIG;... 等 12

13 指標式名稱 (Indexed Names) 此主要用來指出, 在一個陣列物件中, 其內部的單一元素的資料內容如 : MY_ARRAY_SIG(3);MY_ARRAY(5);MY_ RAM(19,168);... 等 13

14 片段式名稱 (Slice Names) 此主要用來指示出, 在一個陣列物件中, 其內部片段的資料內容如 : MY_ARRAY_SIG(7 downto 4);MY_ARRAY(25 to 29);MY_RAM(1 to 6, 5 to 18);... 等 14

15 聚集式名稱 (Aggregates) 此主要亦用來說明, 在一個陣列資料型別中, 其內部資料的內容如 : MY_ARRAY_TYPE (others => 0 );MY_ARRAY_SIG <= (others => 0 );... 等 15

16 紀錄資料型別的 Field 此主要用來說明, 在一個紀錄資料型別的 Field 中, 其內部資料的內容如 : MY_RECORD.FIELD_A;... 等 16

17 屬性 (Attributes) 此主要用來說明, 在一個 VHDL 程式中屬性資料的內容如 : MY_SIG EVENT;MY_VEC LENGTH;... 等 17

18 函式呼叫 (Function Call) 此主要用來說明, 在一個 VHDL 程式中所呼叫函式計算後所 return 的內容如 : MY_FUNC(VAR1, VAR2, VAR3);... 等 18

19 可計算的 (Computable)v.s. 不可計算的 (Non-Computable) 運算元若該運算元的數值或資料可以直接求得的, 即稱為可計算的運算元若該運算元的數值或資料, 另需額外的邏輯電路之處理才能得到則稱為不可計算的運算元 19

20 可計算運算元文字數值 (Literal Values) 由一個可計算的表示式所指定數值的變數當 LOOP 的範圍是可計算時的 FOR... LOOP 參數 FOR... LOOP 的使用只含有可計算表示式的聚集式 (Aggregates) 運算元 RETURN 值為可計算的函式呼叫表示式中的所有運算元均為可計算的, 而所構成之表示式運算元 NAND 或 AND 運算子所構成的表示式中, 其中的運算元有一個為 '0' NOR 或 OR 運算子所構成的表示式中, 其中的運算元有一個為 1 20

21 不可計算運算元訊號 (Signals) 輸出入埠訊號 (Ports) 由不可計算的條件式, 來決定變數的指定數值, 雖然該數值是為可計算的由不可計算的數值, 來指定給變數 21

22 VHDL 電路設計語言中的文字 (Literals) 在 VHDL 中所定義的文字 (Literals), 其所代表之意義是直接由字母來決定其數值該文字所表示的數值, 主要是用來直接當作表示式中的運算元來使用可以分成 : 1. 數值類文字 (Numeric Literals) 2. 字元類文字 (Character Literals) 3. 列舉類文字 (Enumeration Literals) 4. 字串類文字 (String Literals) 22

23 數值類文字 (Numeric Literals) 數值類文字係由阿拉伯數字及 #, _, 符號所構成的整數數值其用法說明如下 : 166 代表十進位的數值 166 各個阿拉伯數字間, 可用底線符號 _ 來區隔, 而不影響其數值, 以增加數字的可讀性如 : 1_6_6 與 166 是相等的數字所構成的數值, 其運算基底可用 # 符號來予以設定, 如 : 10#166# 與 10#16_6# 均代表 10 進位數值 166 2#1010_0110# 代表 2 進位數值其值恰為 10 進位中的數值 #A6# 代表數值 166 的 16 進位表示法 23

24 字元類文字 (Character Literals) 字元類的文字, 係由一個字元, 加上 2 個單引號 ' 而構成,: A, 0, Z, 1, X, 等等 24

25 列舉類文字 (Enumerated Literals) 列舉類文字, 構成列舉式的資料型別 (Enumeration Type), 其可由字元類文字或識別字來構成, 例如 : type ABC is ( X, Y, COW, O, H ) 25

26 字串類文字 (String Literals) 字串類文字由一組字元, 再加上 2 個雙引號而構成 "... ", 如 : ABCDEFG 字串類文字可以分成 2 類, 一為字元字串, 如上式所示另一為位元字串 (BIT String), 位元字串尚可在字串的一開頭加入一英文字母 B( 二進位,Binary) O( 八進位 ) 或 X( 十六進位 ) 來代表其所代表的基底, 如 : B 1010 ;O 123 ;X A5DF ; 26

27 識別字 (Identifiers) 運算元識別字用來使常數 (Constants) 變數 (Variables) 訊號 (Signals) 單體 (Entity) 輸出入埠訊號 (Ports),... 等資料物件, 拿來當作表示式中的運算元使用 signal A: bit; signal B: bit; variable X,Y: bit;..... A <= X nand B; Y := (A or B) and X; 27

28 陣列 (Array) 運算元在 VHDL 程式中, 經常使用陣列資料型別, 來表示巨集式的訊號或變數如資料匯流排位址匯流排 RAM ROM 資料... 等宣告為陣列資料型別的訊號可以使用陣列指標的方式 (Indexed Names), 來指出該陣列資料中的某一個元素 (Element), 其表示法如下所述 : 識別字 ( 表示式 ); 亦可以使用片段抽取的方式 (Slice Names), 來指示出某一個區段內的陣列資料, 其表示法如下 : 識別字 ( 表示式 1 to 表示式 2); 或識別字 ( 表示式 2 downto 表示式 1); 28

29 陣列運算元表示式在 IEEE 的標準 VHDL 電路設計語言, 對於陣列資料的片段式抽取, 有其所規定的語法下列的規則是用來說明 VHDL 電路設計語言中不合法的陣列片段式表示式片段資料指標, 所指示的區域, 必須是有意義的如 : signal A: bit_vector( 0 to 7); 則 A(5 to 3), 因為指示的範圍錯誤 (5 大於 3), 所以不合法又如 A(5 to 9), 則因為超出了訊號 A 所定義的範圍, 所以亦是不合法的片段資料指標所指示的方向, 必須與宣告時之資料型別同一方向如 : signal A: bit_vector( 0 to 7);signal B: bit_vector( 5 downto 0); 則 A(2 downto 0) 及 B(l to 4) 都是因為指示指標表示式的方向與宣告的不符合所以都是不合法的陣列片段式表示法片段資料指標表示式, 必須是可計算的 (Computable) 的表示式如 : variable I: integer range 0 to 3; 則 A(I to I+1), 是不合法的表示法 29

30 聚集式 (Aggregate) 表示法 1 位置對應式之使用語法 : 資料型別名稱 ( 表示式 1, 表示式 2,..., 表示式 n) 名稱對應式之使用語法 : 資料型別名稱 ( 選擇式 => 表示式, 選擇式 => 表示式,..... 選擇式 => 表示式 ); 其中的選擇式可以是陣列中元素的指標指標範圍或是保留字 others 30

31 聚集式 (Aggregate) 表示法 2 在同一個資料型別的聚集式表示法上, 位置對應式與名稱對應式, 可以同時混合存在同一行指令中但名稱對應式的表示法, 一定要排放在位置表示法之後使用聚集式表示式之陣列資料型別, 其範圍及維數必須是限制的 (Constrained) 31

32 定質化 (Qualified) 表示式當一個 VHDL 電路設計語言程式中的表示式, 其所定義的資料型別發生定義不清楚時, 就需要使用定質化的表示式, 來確切地指定該表示式所表示的資料型別為了明確表示運算式或表示式的資料型別, 於是引進了定質化的 (Qualified) 表示式, 其語法如下 : 資料型別名稱 ( 表示式 ) 32

VHDL(Statements) (Sequential Statement) (Concurrent Statement) VHDL (Architecture)VHDL (PROCESS)(Sub-program) 2

VHDL (Statements) VHDL(Statements) (Sequential Statement) (Concurrent Statement) VHDL (Architecture)VHDL (PROCESS)(Sub-program) 2 (Assignment Statement) (Signal Assignment Statement) (Variable Assignment