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针花
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1 第 33 卷第 3 期 203 年 3 月北京理工大学学报 TrasactiosofBeijigIstituteofTechology Vol.33 No.3 Mar.203 用于射频接收机的三阶多级 Σ-Δ 调制小数分频频率合成器的实现王皓磊, 仲顺安, 李国峰 ( 北京理工大学信息与电子学院, 北京 0008) 摘要 : 基于 TSMC0.8μm 工艺实现了一款适用于射频收发机的全集成小数分频频率合成器. 设计中采用了三阶 MASH 结构 Σ-Δ 调制器以消除小数杂散, 为节省芯片面积使用了环形振荡器, 同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗. 仿真结果表明, 该频率合成器可以在 900MHz~.4GHz 的频率范围内产生间隔为 25kHz 的输出信号. 在.2GHz 输出时, 偏离载波频率 MHz 处的相位噪声可以达到 -06dBc/Hz, 锁定时间小于 0μs. 关键词 : 小数分频 ; 多级整形 Σ-Δ 调制器 ; 环形振荡器 ; 双模预分频器中图分类号 :TN453 文献标志码 :A 文章编号 : (203) DesigofaFractioal-NFrequecySythesizerwithThird-Order MASHSigma-DeltaModulatorforRFTrasceivers WANG Haoḻei, ZHONGShuṉa, LIGuo-feg (SchoolofIformatioadElectroics,BeijigIstituteofTechology,Beijig0008,Chia) Abstract:This paperpresetsarig oscilator basedfulyitegratedfractioaḻn frequecy sythesizersuitforrftrasceiver.mash--σ-δ modulatioisimplemetedtoradomizethe fractioalspur.spectrum purityadpowercosumptioisalsocosidereddurigthecircuit desig.thesythesizerwasimplemetedi TSMC80m CMOS.Theresultsidicatethat 25kHzfrequecyresolutiocouldbeachievedatarageofoutputfrequecyfrom 900 MHzto.4GHz.Wheoutputfrequecyis.2GHz,thephaseoiseis-06dBc/HzatMHzofset adthesetligtimeis0μsbelow. Keywords:fractioaḻN;MASH Σ-Δ modulator;rigoscilator;duaḻmodulusprescaler 近年来, 随着无线通信技术的不断发展, 各种无线通信协议比如 Bluetooth,802.a/b,WiMax, RFID,DigitalTV 不断涌现, 新协议对无线收发机的通信质量, 数据传输速率和工作频率提出了更高的要求. 频率合成器是收发机中的关键模块, 因为无线信号的调制和解调都依赖高精度的基准频率信号. 由于其低成本低功耗低噪声的特性, 锁相环频率合成器一直在射频前后端以及其他电子器件上发挥着重要作用. 对于整数型频率合成器, 输出频率只能是参考频率的整数倍, 这样将导致系统无法在频率分辨率, 锁定时间, 环路带宽之间折衷. 因为想得到较高的频率精度, 必须选择较小参考频率, 出于系统稳定性的考虑, 环路带宽需要更小, 系统在不同频率的切换时间就会变长从而可能达不到通信协议所规定的指标. 除此以外, 为了得到较高的输出频率, 较低的参收稿日期 : 基金项目 : 国家自然科学基金资助项目 ( ) 作者简介 : 王皓磊 (982 ), 男, 博士生, waghaolei@bit.edu.c; 仲顺安 (957 ), 男, 教授, 博士生导师, zhogsa@bit. edu.c.

2 308 北京理工大学学报第 33 卷考频率需要对应很大的分频比, 这会导致锁相环输出带内噪声的显著增加. 小数分频频率合成器的出 [] 现解决了这个问题. 因为对于某一特定频率, 它可以通过参考频率乘以任意小数来达到, 但是传统的小数分频频率合成器容易产生大量杂散信号. 而且由于要抑制量化噪声对输出的相位噪声的影响, 环路带宽也受到限制.Σ-Δ 调制器是一种提高频率分辨率的编码方法 [2], 由于其良好的噪声整形特性, 它在小数分频频率合成器结构得到了应用. 本文使用 Σ-Δ 调制器不但可以有效抑制小数杂散 (fractioalspur), 也可以更好地抑制相位噪声, 在保证环路带宽以及锁定时间的前提下实现更精细的频率分辨率. PLL 整体结构本文所设计的 PLL 整体结构如图所示, 它主要由鉴频鉴相器 (PFD) 电荷泵低通滤波器压控振荡器 (VCO) 分频器和 Σ-Δ 调制器组成.PFD 负责比较分频器输出和参考信号之间的相位差和频率差, 产生脉冲控制电荷泵 ; 电荷泵提供充电或放电电流到具有低通特性的环路滤波器 ; 环路滤波器消除电流脉冲中的高频部分, 产生 VCO 的控制电压 ; VCO 输出和控制电压成线性关系的频率信号 ; 为实现小数分频比, 本设计采用了一组多模分频器, 由它来产生在不同的整数间切换的分频值. 分频比由 Σ- Δ 调制器控制, 使它在一段时间内的动态平均值正好等于系统需要的小数分频比. 一级分频器反馈得来, 个分频器级联的分频比为 N =2 +C C 2 +C () 它覆盖的分频比范围是 2 到 2 + -, 在本设计中,N 取 5, 所以分频比可以覆盖 32~63, 对于输入信号 25 MHz 来说, 输出信号频率可以覆盖 800MHz~.575GHz. 对于每一个单独的 2/3 分频器, 可以用 4 个 D 触发器和 3 个与门实现, 上一级单元的输出为下一级单元的输入. 分频器是频率合成器中最耗电的模块之一, 常用的构成 D 触发器的电流模结构 (CML) 因为较高的功耗, 主要用在高频电路. 标准单相时钟结构 (TSPC) 虽然耗电较小, 但是工作频率收到 [3] 限制. 本设计采用了由标准单相时钟改进而来的动态单相时钟结构 (ETSPC), 如图 2 所示, 相比 TSPC 结构, 它只有 6 个晶体管以及较少的内部连接线. 图 2 多模分频器原理图 Fig.2 Circuitofmulti-modulusdivider 图频率合成器整体框图 Fig. Structureofsythesizer 2 各模块电路设计 2. 可编程多模分频器图 2 中给出的是可编程多模分频器的原理框图和各模块电路实现, 它由一组 2/3 分频器级联而成. 每个分频器对输入信号是 2 分频还是 3 分频由控制信号 C 决定. 当控制信号 C 为高时, 为了不让分频比一直保持为 3, 需要一个附加的控制信号使得在每个周期下只进行一次 3 分频, 这个控制信号由上 2.2 电荷泵对于电荷泵设计, 一个最大的问题就是充放电电流的不匹配, 这将会产生参考杂散 (referece spur). 另一个问题是电荷泵电流的毛刺 (glitches), 这些问题都会导致频率合成器输出的相位噪声 [4] 增大. 为了减小电流失配以及毛刺问题, 本设计所采用的改进型电荷泵电路如图 3 所示. 它由电荷泵核心电路, 反馈电路和镜像偏置 (replicabias) 电路构成. 一个放大器构成的负反馈电路用来比较输出电压 V c 和镜像反馈电路电压 V rep, 使得 V rep 一直跟随 V c 变化. 除此之外, 电流镜的晶体管尺寸都取得较

3 第 3 期王皓磊等 : 用于射频接收机的三阶多级 Σ-Δ 调制小数分频频率合成器的实现 309 大用来保证在版图中可以获得更好的匹配. 为了克服电荷泵电流的毛刺问题, 使用了两个开关提供的低阻抗的充 / 放电支路用来消除当 UP 或者 DN 关闭时 N up 和 N d 节点的充放电问题. 2.3 Σ-Δ 调制器图 3 电荷泵原理图 Fig.3 Circuitofchargepump 小数分频频率合成器的目的是生成频率等于 fout=(n+α)fref 的输出信号, 其中 N 为整数 ἀ 为介于和 0 之间的小数. 多级噪声整形 (MASH) 结构的 Σ-Δ 调制器因 [5] 为其良好的稳定性在这里被采用. 通过多位量化, 调制器可以在可忽略带内噪声的情况下获得很高的分辨率,MASH 结构的还有一个优势是易于 CMOS 集成, 因为它的电路中只包含了加法器和寄存器. 图 4 显示了 MASH-- 结构的原理图, 它由 3 个阶 Σ-Δ 调制器级联而成. 它的输入是组成小数部分的 0 位二进制数, 输出为 [-3,4] 之间的整数然后给到解码和同步单元用来最终决定所需分频比. 器的内部节点加入扰动信号以打乱输出信号的周期 [6] 性. 但是扰动加入的位置需要仔细选择, 需要避免加入额外的噪声. 在本设计中, 选择在最后两级输入的最低有效位加入来自线性反馈移位寄存器 (LFSR) 的 M 位伪随机序列码. 这种情况下的量化噪声为 e 2 [k] = { k (k+) 2 X + M k e [0]+e 2 [0 ]}, e 3 [] = { (+)(+2) 2 k= X + M k= k d[k]+e [0]+e 2 [0]+e 3 [0 ]} modm. (2) 因为量化误差是周期性的, 所以 e 3 []=e 3 [+ N], 可以把式 (2) 写为 { N(+)(+2) 3 2 k= X + M k= k d[k ]} modm. (3) 通过这种方式加入扰动信号, 量化噪声的周期 N 不再由输入字 X 决定, 通过噪声整形逻辑后的输出信号为 Y[z]=X(z)+ M D (z)[(-z - )+ (-z - ) 2 ]+ (-z - ) 3 E 3 (z). (4) 式中 :X(z) 为输入信号 ;E 3 (z) 为量化误差. 对该调制器输出序列进行傅里叶变换 (FFT) 后的量化噪声频谱如图 5 所示. 图 4 带扰动的 MASH Σ-Δ 调制器 Fig.4 MASH Σ-Δ modulatorwithditherig 该结构的唯一缺点在于输出信号的周期性会产生杂散谐音 (spurioustoes), 解决的办法是在调制图 5 MASH 调制器输出频谱 Fig.5 OutputspectrumofMASH modulator 从频谱图中可以看出, 低频的噪声功率非常低 ( 小于 -40dBc/Hz), 高频的噪声和毛刺可以通过一个三阶的环路滤波器滤除.

4 30 北京理工大学学报第 33 卷 2.4 压控振荡器 (VCO) VCO 是频率合成器设计的核心, 它的噪声直接 [7] 影响整个环路的性能指标. 在 IC 设计中,LC 振荡器由于使用大的集成电感而占用较大的芯片面积. 因此本设计采用由 3 个反相器构成的环形振荡器. 在这种结构中, 每个反相器产生的时间延迟为 t d, 从而环形振荡器的振荡频率由总的传输延时所决定. 环形振荡器由 3 部分组成 : 电压电流转换模块, 延时单元和输出缓冲模块. 参考电压单元把环路滤波器的电压转换为控制电压, 它决定了每个单元的电压偏置, 缓冲单元在增加驱动能力的同时将振荡器产生的差分信号转换为单端信号. 为获得较好噪声抑制性能, 延时单元采用差分结构来实现, 两个 PMOS 管 M 3 和 M 4 工作在三极管区, 每个管子都视为由 V co 控制的可变电阻器. 当 V co 变高时,M 3 和 M 4 的阻值加大, 从而增加输出的时间常数. 从栅到源的寄生电容同样需要考虑到负载电容中去. 每个单元的延时时间为 3 仿真结果分析本设计的 VCO 的调谐范围如图 7 所示. 随着控制电压从 0 变化到.8V, 输出频率在 0.85 和.25GHz 之间变化. 可以看出输出频率在 0.9~.4GHz 之间保持了非常好的线性度. 图 7 压控振荡器调谐范围 Fig.7 TuigrageofVCO 图 8 中显示的是 VCO 控制电压的瞬态仿真波形, 可以看出频率合成器的锁定时间大约在 0μs. C L t=r oc L = μpc cox ( W. L )( V dd -V co - V th ) (5) 式中 :V th 为 PMOS 管的阈值电压 ; μp 为电子迁移率 ;C ox 为单位面积的栅氧化层电容. 图 8 频率合成器锁定时间仿真 Fig.8 TrasietresposeoflockigtimeofPLL 本文设计的频率合成器在 TSMC 0.8μm CMOS 工艺上实现, 图 9 中显示了 PLL 整体环路的相位噪声, 对于.2GHz 的输出频率, 在偏离载频 MHz 处, 相位噪声 L(f) 约为 -06dBc/Hz. 图 6 压控振荡器延时单元 Fig.6 DelaycelofVCO 为了增加直流增益, 采用了如图 6 所示的交叉耦合结构, 有源负载形成了镜像晶体管 M a 和 M 2a 之间大小为 -2/g 的负电抗,g 为跨导. 一个负的电阻 -R 与正电阻 R p 并联, 最终的电阻值为 R R p / (R -R p ). 如果 -R 的绝对值大于 R p, 就可以提供一个足够的延时, 从而振荡的关键因素可以得到满足. 图 9 锁相环相位噪声 Fig.9 PhaseoiseofPLL ( 下转第 37 页 )

5 第 3 期田黎育等 : 基于 FPGA 的在线可重配置数字下变频器的设计与实现 37 [5] 张维良, 张彧, 杨再初, 等. 高速并行 FIR 滤波器的 FPGA 实现 [J]. 系统工程与电子技术,2009,3(8): Zhag Weiliag,ZhagYu,YagZaichu,etal.FPGA implemetatioofhighspeed paralelfirfilters[j]. Systems Egieerig ad Electroics,2009,3(8): (iChiese) [6]Deg Xiaopig, Tia Mao, Luo Yiju, et al. Optimizitio ad implemetatio of uiversal multichaeldigitaldowṉcoverter[j].chiesejouralof ScietificIstrumet,20,32(9): [7] 刘彬, 赵明生. 基于 FPGA 的动态可重配短波收发机 [J]. 嵌入式技术,2009,0:4 44. LiuBi,Zhao Migsheg.FPGA-baseddyamicrecoṉ figurable HFtrasceiver[J].Embedded Techology, 2009,0:4 44.(iChiese) [8]Zhag Rog,Xiao Xiaci,TaiHegmig.Aeficiet digitaldowcoversio methodfor multiple widebad sigals[c] Proceedigsof45th MidwestSymposium o Circuitsad Systems.[S.l.]:IEEE,2002: [9]LiuBoyua,Zhag Fa,YiJu,etal.FPGA-based desigofdigitaldowṉcoverter[j].microcomputeriṉ formatio,20,27(7):08 0. [0] 陈风波, 董奇才, 李念军, 等. 乘法器复用技术在滑窗 FIR 滤波处理中的运用 [J]. 微计算机信息,200(8): CheFegbo,DogQicai,LiNiaju,etal.Theapplicatioofthe multiplierreusedtechiqueforslipwidow FIRfilterprocessig[J].MicrocomputerIṉ formatio,200(8):40 4.(iChiese) []SuHog,HeHog,LiLi.Digitaldowcoversio ofthesimulink modeligadfpgaimplemetatio [C] Proceedigs ofjoit Coferece ofthe2009 Symposium o Piezoelectricity,Acoustic Waves,ad Device Applicatios (SPAWDA ) ad 2009 Chia Symposium o Frequecy Cotrol Techology. [S. l.]:ieee,2009: ( 责任编辑 : 刘芳 ) 췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍췍 ( 上接第 30 页 ) 4 结论基于 TSMC0.8μm CMOS 工艺设计了一款全集成小数分频频率合成器, 设计中采用反馈放大器的方法减小了电荷泵的充放电流不匹配, 同时对 Σ-Δ 调制器的扰动节点进行了优化, 有效抑制了小数分频器中的杂散问题. 为了节省芯片面积, 采用了环形振荡器, 并且对分频器的电路进行了优化. 该频率合成器覆盖了 900 MHz~.4GHz 的输出频率范围, 通过 5 位控制字 (0 位小数 ), 可以实现 25kHz 的分辨率, 在.2GHz 处的相位噪声可以达到 -06dBc/Hz@MHz, 在偏离载频 0MHz 处, 相位噪声低于 -25dBc/Hz. 锁定时间不超过 0μs, 该设计可以用于产生射频接收机所需的时钟信号. 参考文献 : []PamartiS,SuPiṉE.Fractioalphaselockedloop-based frequecysythesis:atutorial[j].ieee Trasactioso CircuitsadSystemsI,2009,56(2): [2]Rhee W,SogB S,AliA,etal.A. GHzCMOS fractioaḻnfrequecysythesizerwitha3-bthirḏorder Σ-Δ modulator[j].ieeejouralofsoliḏstatecircuit, 2000,35(0): [3]VaucherC S,FerecicI,Locher M.Afamilyoflowpowertrulyprogrammabledividersistadard0.35μm CMOStechology[J].IEEE J SoliḏState Circuits, 2000,35(7): [4]JuareẕHeradez A,DiaẕSachezE.A ovelcmos charge-pumpcircuitwithpositivefeedbackforpllapplicatios [C ] Proceedigs of The 8th IEEE IteratioalCoferece o Electroics,Circuits ad Systems(ICECS).Malta:IEEE,200: [5]Galto A,WagI,Swamiatha K J.Spuriousṯoe suppressio techiques applied to a wide-badwidth 2.4GHzfractioaḻN PLL[C] ProceedigsofIEEE IteratioaloSoliḏStateCircuitsCoferece.[S.l.]: IEEE,2008: [6]GozaleẕDiazV,Garcia-Adrade M A,Flores-Verdad, et al. Eficiet ditherig i MASH sigmaḏelta modulatorsforfractioalfrequecy sythesizers[j]. IEEE TrasactiosoCircuitsSystem,200,57(9): [7]Deg Hoghui,Yi Yogsheg,Du Gaomig.Phase oiseaalysisaddesigofcmosdiferetialrigvco [C] Proceedigsof9thIteratioalCofereceof Electroic Measuremet ad Istrumets. Beijig: IEEE,2009: ( 责任编辑 : 刘芳 )

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