鉴频鉴相器 (PFD) 图 2 显示鉴频鉴相器 (PFD) 的常见实现方案, 该类器件基本上都由两个 D 型触发器组成一路 Q 输出使能正电流源, 另一路 Q 输出则使能负电流源假设本设计中 D 型触发器由正边沿触发, 那么可能状态就如逻辑表中所示 PFD CP V+ HI D Q UP I +

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却伏
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1 指南锁相环 (PLL) 基本原理锁相环基本结构锁相环是一种反馈系统, 其中电压控制振荡器 (VCO) 和相位比较器相互连接, 使得振荡器可以相对于参考信号维持恒定的相位角度锁相环可用来从固定的低频信号生成稳定的输出高频信号等图 A 显示了 PLL 的基本模型 PLL 可以借助拉普拉斯变换理论, 利用正向增益项 G(s) 和反馈项 H(s) 来作为负反馈系统进行分析, 如图 B 所示其适用负反馈系统的一般公式 ERROR DETECTOR LOOP FILTER VCO PHASE DETECTOR CHARGE PUMP FEEDBACK DIVIDER F O = N F REF (A) PLL MODEL (B) STANDARD NEGATIVE FEEDBACK CONTROL SYSTEM MODEL 图 : 锁相环 (PLL) 基本模型 PLL 的基本模块为误差检波器 ( 由鉴频鉴相器和电荷泵组成 ) 环路滤波器 VCO 和反馈分频器负反馈强制误差信号 e(s) 在反馈分频器输出和基准频率处于锁相和锁频状态且 F O = N FREF 的点处接近根据图, 当系统使用 PLL 来生成高于输入的频率时,VCO 会以角频率 ω O 振荡该信号的一部分会通过分频器以 /N 的比率回馈到误差检波器这种经过分频的频率会馈入误差检波器的其中一个输入端本例中, 另一路输入为固定参考信号误差检波器会比较两个输入端的信号当这两个信号输入的相位和频率相等时, 误差为常数, 环路则处于锁定条件下 Rev., /8, WK Page of

2 鉴频鉴相器 (PFD) 图 2 显示鉴频鉴相器 (PFD) 的常见实现方案, 该类器件基本上都由两个 D 型触发器组成一路 Q 输出使能正电流源, 另一路 Q 输出则使能负电流源假设本设计中 D 型触发器由正边沿触发, 那么可能状态就如逻辑表中所示 PFD CP V+ HI D Q UP I +I +IN U CLR DELAY CP OUT (A) OUT OF FREQUENCY LOCK AND PHASE LOCK U3 HI CLR2 D2 Q2 DOWN I IN U2 UP DOWN CP OUT V +I (B) IN FREQUENCY LOCK, BUT SLIGHTLY OUT OF PHASE LOCK + I +IN I IN +I OUT (C) IN FREQUENCY LOCK AND PHASE LOCK I 图 2: 鉴频鉴相器 (PFD) 驱动电荷泵 (CP) 现在考虑系统失锁且 +IN 处的频率远高于 IN 处的频率时电路的性能表现, 如图 2A 所示由于 +IN 处的频率远高于 IN 处的频率, 因此 UP 输出多数时间处于高电平状态 +IN 上的第一个上升沿会发送输出高电平, 并且这种情况会一直持续到 IN 上出现第一个上升沿在实际的系统中, 这就意味着输出及 VCO 的输入会被进一步拉高, 进而造成 IN 处的频率增加这恰恰是期望达到的效果如果 +IN 处的频率远低于 IN 处的, 则会出现相反效果 OUT 处的输出多数时间处于低电平状况这会在负方向上驱动 VCO, 并再次使得 IN 处的频率更加接近 +IN 处的频率, 从而达到锁定条件图 2B 显示了输入处于锁频和接近锁相条件时的波形由于 +IN 领先于 IN, 因此输出为一系列正电流脉冲这些脉冲往往会驱动 VCO, 使得 IN 信号变得与 +IN 信号相位对齐发生这种情况时, 如果 U3 和 U 及 U2 的 CLR 输入端之间没有任何延迟元件, 那么输出可能会进入高阻抗模式, 从而既不会生成正电流脉冲, 也不会生成负电流脉冲这并不是一种很好的状况 Page 2 of

3 VCO 会发生漂移, 直到造成显著的相位误差并再次开始生成正电流脉冲或负电流脉冲这种循环会持续相当长的一段时间, 其影响是电荷泵的输出会被某个信号 (PFD 输入基准频率的次谐波 ) 调制由于这可能是一种低频信号, 因此无法通过环路滤波器进行衰减, 从而会导致 VCO 输出频谱中出现非常明显的杂散, 该现象称为间隙或死区效应通过在 U3 的输出端和 U 及 U2 的 CLR 输入端之间添加延迟元件, 可以确保不会发生这种情况添加延迟元件后, 即使 +IN 和 IN 相位完全对齐时, 电荷泵输出端仍会生成电流脉冲, 如图 2C 所示该延迟的持续时间等于在 U3 输出处插入的延迟, 称为反冲防回差脉冲宽度请注意, 如果 +IN 频率小于 IN 频率且 / 或 +IN 相位落后于 IN 相位, 那么电荷泵的输出将为一系列负电流脉冲, 与图 2 中 (A) 和 (B) 所示条件相反预分频器在传统的整数 N 分频频率合成器中, 输出频率的分辨率由施加于鉴相器的基准频率决定因此, 举例来说, 如果需要 2 khz 间隔 ( 如 GSM 电话中 ), 那么基准频率必须为 2 khz 但是, 获取稳定的 2 khz 频率源并不容易一种合理的做法是采用基于晶振的良好高频源并对其进行分频例如, 从 MHz 频率基准开始并进行 5 分频, 就可以得到所需的频率间隔这种方法如图 3A 所示 REFERENCE DIVIDER R (A) REFERENCE DIVIDER R (B) PRESCALER P 图 3: 向基本 PLL 中添加输入参考分频器和预分频器 Page 3 of

4 N 计数器也称为 N 分频器, 是用于设置 PLL 中输入频率和输出频率之间关系的可编程元件 N 计数器的复杂性逐年增长除简单的 N 计数器之外, 其发展为包括预分频器, 后者可具有双模这种结构已经发展成为下列情况下固有问题的一种解决方案: 需要超高频输出时使用基本 N 分频结构来反馈至鉴相器例如, 我们假设需要一个具有 Hz 间隔的 9 MHz 输出可以使用 MHz 基准频率并将 R 分频器设为然后, 反馈中的 N 值必须为 9, 这意味着, 至少需要一个能够处理 9 MHz 输入频率的 7 位计数器为处理此范围, 需要考虑在可编程计数器之前加上一个固定计数器元件, 以便将超高输入频率拉低至标准 CMOS 的工作频率范围内这种计数器称为预分频器, 如图 3B 所示不过, 应注意使用图中所示的标准预分频器会将系统分辨率降至 F P 该问题可以通过使用双模预分频器来解决 ; 双模预分频器具有标准预分频器的各种优点, 但不会造成分辨率损失双模预分频器是一种可通过外部控制信号将分频比从一个值切换为另一个值的计数器, 其用法如图 4 所示, THEREFORE = = DUAL MODULUS PRESCALER P / P + 图 4: 向 PLL 中添加双模预分频器通过使用带有 A 和 B 计数器的双模预分频器, 仍可以保持 F 的分辨率不过, 必须满足下列条件 :. 如果两个计数器未超时, 其输出信号都为高电平 2. 当 B 计数器超时时, 其输出变为低电平, 并立即将两个计数器加载至其预设值 Page 4 of

5 3. 加载到 B 计数器的值必须始终大于加载到 A 计数器的值假设 B 计数器刚发生超时并且两个计数器均已经重新加载值 A 和 B 我们来看看再次达到相同状态所需的 VCO 周期数只要 A 计数器未超时, 预分频器即会以 P + 进行分频因此, 每次预分频器计数达到 (P + ) 个 VCO 周期时,A 和 B 计数器都会递减这意味着,A 计数器会在 ((P + ) A) 个 VCO 周期后超时然后, 预分频器会切换至 P 分频也可以说, 此时 B 计数器还有 (B A) 个周期才会发生超时所需时间为 :((B A) P) 现在, 系统会返回到刚开始的初始条件所需的 VCO 周期总数为 : N = [A (P + )] + [(B A) P] = AP + A + BP AP = BP + A. 因此,F OUT = (F REF /R) (BP + A), 如图 4 所示设计 PLL 时需要考虑很多规格 RF 输入频率范围和通道间隔决定 R 和 N 计数器的值以及预分频器参数环路带宽决定锁频和锁相时间由于 PLL 是一种负反馈系统, 因此还必须考虑相位裕量和稳定性问题 PLL 输出的频谱纯度由相位噪声和基准相关杂散的水平给出这些参数中很多都是交互式的 ; 例如, 通过减小环路带宽值, 可以降低相位噪声和基准杂散水平, 但却会造成锁定时间延长和相位裕量减少由于涉及到很多考量, 因此可以使用 ADI 公司的 ADIsimPLL 等 PLL 设计程序来评估这些考量并根据所需规格调整各种参数该程序不仅可以帮助完成理论设计, 而且还可以辅助进行器件选型和确定元件值 Page 5 of

6 振荡器 /PLL 相位噪声 PLL 是一种类型的振荡器, 而在任何振荡器设计中, 频率稳定性都至关重要我们需要考虑长期和短期稳定性长期频率稳定性是关于输出信号在较长时间 ( 几小时几天或几个月 ) 内的变化情况其通常以一定时间内的比率 Δf/f 来规定, 单位为百分比或 db 短期稳定性则是关于几秒或更短时间内的变化情况这些变化可能是随机的, 也可能是周期性的可以使用频谱分析仪来检查信号的短期稳定性图 5 显示了一种典型频谱, 其中随机和离散频率成分导致出现大范围的波裙和杂散波峰 "CLOSE-IN" PHASE NOISE SPURS PHASE NOISE (dbc/hz) BROADBAND PHASE NOISE Hz BW f o f m = OFFSET FREQUENCY OUTPUT FREQUENCY f 图 5: 振荡器相位噪声和杂散信号源中的已知时钟频率电力线干扰和混频器产品都可能引起离散杂散成分随机噪声波动引起的扩张是相位噪声造成的其可能是有源和无源器件中的热噪声散粒噪声和 / 或闪烁噪声造成的振荡器的相位噪声频谱显示 Hz 带宽时噪声功率与频率成函数关系相位噪声的定义为指定频率偏移 fm 下 Hz 带宽时噪声与频率 f o 下振荡器信号幅度的比率习惯的做法是以单边相位噪声来表征振荡器, 如图 6 所示 ; 图中绘制了相位噪声与频率偏移 f m 的函数关系图, 其中相位噪声单位为 dbc/hz 且频率轴采用对数比例请注意, 实际曲线可以近似表示为数个区域, 各区域的斜率为 /f X, 其中 x = 时对应于白相位噪声区域 ( 斜率 = db/ 十倍频程 ), 而 x = 时对应于闪烁相位噪声区域 ( 斜率 = 2 db/ 十倍频程 ) 此外还有 x = 2, 3, 4 时的区域, 且这些区域逐渐逼近载波频率 Page 6 of

7 PHASE NOISE (dbc/hz) f 3 f 2 f INTEGRATE PHASE NOISE OVER BANDWIDTH TO GET RMS TIME JITTER "FLICKER" PHASE NOISE "WHITE" PHASE NOISE (BROADBAND) f CORNER FREQUENCY f OUTPUT FREQUENCY OFFSET, f m, (LOG SCALE) 图 6: 相位噪声 ( 单位为 dbc/hz) 与相对于输出频率的频率偏移的关系请注意, 相位噪声曲线有些类似于放大器的输入电压噪声频谱密度与放大器电压噪声一样, 最好在振荡器中使用 /f 低转折频率在某些情况下, 将相位噪声转换成时间抖动会很有用这可以通过对所需频率范围内的相位噪声图进行基本积分处理来实现 ( 请参见教程 MT-8 将振荡器相位噪声转换为时间抖动 ) 使用 PLL 输出来驱动 ADC 采样时钟时, 这种在相位噪声和时间抖动之间执行转换的能力特别有用一旦时间抖动已知, 就可以评估其对整体 ADC SNR 的影响 ADIsim- PLL 程序 ( 稍后讨论 ) 可以执行相位噪声和时间抖动之间的转换小数 N 分频锁相环小数 N 分频 PLL 从上世纪七十年代开始就已投入使用正如上文所述, 整数 N 分频 PLL 的输出分辨率限制为 PFD 输入频率的步进 ( 如图 7A 所示 ), 其中 PFD 输入为.2 MHz 小数 N 分频使 PLL 输出的分辨率可以降至 PFD 频率的一小部分 ( 如图 7B 所示 ), 其中 PFD 输入频率为 MHz 可以产生分辨率为数百 Hz 的输出频率, 同时维持较高的 PFD 频率因此, 小数 N 分频的 N 值显著小于整数 N 分频的 N 值 Page 7 of

8 F F REF REF F DIVIDER.2MHz OUT PFD FILTER VCO MHz R 9.2MHz R =5 N = 45 (A) INTEGER N N COUNTER F OUT = F REF (N/R) F REF MHz F REF DIVIDER MHz PFD FILTER VCO R F OUT 9.2MHz R = N =9.2 (B) FRACTIONAL N "N" COUNTER "N" = N INTEGER + N FRACTION N MODULUS = 9 + N FRACTION 5 Figure 7: Integer-N Compared to Fractional-N Synthesizer 由于电荷泵处的噪声以 2 logn 的比率累加到输出上, 因此相位噪声可以得到显著改善对于 GSM9 系统, 小数 N 分频 ADF4252 的相位噪声性能为 3 dbc/hz; 相比之下, 整数 N 分频 PLL ADF46 的相位噪声性能为 93 dbc/hz 小数 N 分频的另一个显著优势是可以改善锁定时间当 PFD 频率设置为 2 MHz 环路带宽为 5 khz 时, 频率合成器可以在不到 3 μs 内跳跃 3 MHz 目前的基站要求使用两个 PLL 模块, 确保 LO 能满足传输的时序要求利用小数 -N 分频的超快锁定时间, 将来频率合成器的锁定时间特性将允许用一个小数 -N 分频 PLL 模块代替现行的两个乒乓式 PLL 小数 N 分频 PLL 的缺点是杂散水平较高小数 N 分频 9.2( 见图 7B) 的组成是 N 分频器花 8% 的时间除以 9, 花 2% 的时间除以 9 平均分频是正确的, 但瞬时分频是错误的因此,PFD 和电荷泵会不断地试图校正瞬时相位误差提供求平均值功能的 Σ-Δ 调制器会承受繁重的数字运算活动, 从而在输出处产生杂散成分数字噪声加上电荷泵的匹配不精确性, 导致杂散水平高于大多数通信标准的容许水平小数 N 分频器件只是在最近才对杂散性能进行了必要的改进, 例如 ADF4252, 使设计人员得以考虑将其用于传统的整数 -N 分频市场 Page 8 of

9 使用 ADIsimPLL 简化 PLL 设计 ADIsimPLL 软件是一个完整的 PLL 设计包, 可从 ADI 公司网站下载该软件具有用户友好的图形界面, 并提供了完整而全面的指南供新手用户参考传统上,PLL 频率合成器设计依靠发布的应用笔记来辅助设计 PLL 环路滤波器因此, 需要建立原型电路来确定锁定时间相位噪声和基准杂散电平等重要性能参数然后, 在实验室内调整元件值并反复进行冗长测量来实现优化 ADIsimPLL 可以简化并改进传统的设计流程设计人员首先从全新 PLL 向导开始构建 PLL, 方法是指定 PLL 的频率要求, 选择整数 N 分频或小数 N 分频方案, 然后从 PLL 芯片库 ( 模型库或定制 VCO) 中选择并从多种拓扑结构选择环路滤波器该程序可以设计环路滤波器并显示相位噪声基准杂散锁定时间以及锁定检测性能等关键参数 ADIsimPLL 其简单性和互动性如同使用电子表格用户可以修改环路带宽相位裕量 VCO 灵敏度和元件值等全部设计参数, 且仿真结果会实时更新这使得用户可以轻松针对特定要求来优化设计例如, 通过改变带宽, 用户可以实时观察权衡锁定时间和相位噪声, 并具有基准测量精度 ADIsimPLL 包括精确的相位噪声模型, 从而能可靠地预测频率合成器闭环相位噪声用户报告仿真和测量之间具有出色的相关性如果需要, 设计人员可以直接在元件级别操作并观察改变个别元件值所产生的影响使用 ADIsimPLL 的基本设计流程归纳如下 :. 选择基准频率输出频率范围和通道间隔 2. 从列表中选择 PLL 芯片 3. 选择 VCO 4. 选择环路滤波器配置 5. 选择环路滤波器带宽和相位裕量 6. 运行仿真 7. 评估时间和频域结果 8. 优化 ADIsimPLL 适用于整数 N 分频或小数 N 分频 PLL, 但无法模拟小数 N 分频杂散小数 N 分频器件的相位噪声预测假设器件在最低相位噪声模式下工作 Page 9 of

10 参考文献. Mike Curtin and Paul O'Brien, "Phase-Locked Loops for High-Frequency Receivers and Transmitters" Part, Analog Dialogue, 33-3, Analog Devices, 999 Part 2, Analog Dialogue, 33-5, Analog Devices, 999 Part 3, Analog Dialogue, 33-7, Analog Devices, Roland E. Best, Phase Locked Loops, 5th Edition, McGraw-Hill, 23, ISBN: Floyd M. Gardner, Phaselock Techniques, 2nd Edition, John Wiley, 979, ISBN: Dean Banerjee, PLL Performance, Simulation and Design, 3rd Edition, Dean Banerjee Publications, 23, ISBN: Bar-Giora Goldberg, Digital Frequency Synthesis Demystified, Newnes, 999, ISBN: Brendan Daly, "Comparing Integer-N and Fractional-N Synthesizers," Microwaves and RF, September 2, pp Adrian Fox, "Ask The Applications Engineer-3 (Discussion of PLLs)," Analog Dialogue, 36-3, Hank Zumbahlen, Basic Linear Design, Analog Devices, 26, ISBN: Also available as Linear Circuit Design Handbook, Elsevier-Newnes, 28, ISBN-: , ISBN-3: Chapter Walt Kester, Analog-Digital Conversion, Analog Devices, 24, ISBN , Chapter 6. Also available as The Data Conversion Handbook, Elsevier/Newnes, 25, ISBN , Chapter 6.. Walt Kester, "Converting Oscillator Phase Noise to Time Jitter," Tutorial MT-8, Analog Devices. Design Tool: ADIsimPLL, Analog Devices, Inc. 2. Analog Devices PLL Product Portfolio: Copyright 29, Analog Devices, Inc. All rights reserved. Analog Devices assumes no responsibility for customer product design or the use or application of customers products or for any infringements of patents or rights of others which may result from Analog Devices assistance. All trademarks and logos are property of their respective holders. Information furnished by Analog Devices applications and development tools engineers is believed to be accurate and reliable, however no responsibility is assumed by Analog Devices regarding technical accuracy and topicality of the content provided in Analog Devices Tutorials. Page of

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用于高频接收器和发射器的锁相环第三部分作者 :Mark Curtin 和 Paul O Brien 本系列第一部分介绍了锁相环 (PLL), 说明了其基本架构和工作原理另外举例说明了 PLL 在通信系统中的用途在第二部分中, 我们详细考察了相位噪声参考杂散输出漏电流等关键性能规格, 还考虑了它们对系统性能的影响在本部分中, 我们将考察 PLL 频率合成器的主要构建模块我们还将比较整数