第 6 期王子轩, 等 : 一种采用 pipelineδσ 时间数字转换器的全数字锁相环 45 具有更高的分辨率, 但量化过程中依然会产生量化误差并引入带内并恶化环路的带内性能基于振荡器结构的 ΔΣTDC [2,9-10] 可以大大缓解这个问题该结构 TDC 通过对量化误差做微分操作实现了噪

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涓欧
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1 第 37 卷第 6 期 2017 年 12 月南京邮电大学学报 ( 自然科学版 ) JournalofNanjingUniversityofPostsandTelecommunications(NaturalScienceEdition) Vol.37 No.6 Dec2017 doi: /j.cnki 一种采用 pipelineδσ 时间数字转换器的全数字锁相环王子轩 1,2, 张聪 1, 耿鑫 1, 丁浩 1, 徐浩 1, 郭宇锋 1 2, 王嵘 ( ) 1. 南京邮电大学电子与光学工程学院, 江苏南京江苏力星通用钢球股份有限公司, 江苏南通摘要 : 提出了一种采用 pipelineδσ 时间数字转换器的全数字锁相环提出的 pipelineδσ 时间数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及 1.6ps 的高分辨率其中, MASH111 结构的 ΔΣ 调制器实现了三阶噪声整形的效果该全数字锁相环电路采用 0.13μm CMOS 工艺进行了流片, 测试结果显示 : 芯片总功耗为 12mW, 带内和带外相位噪声分别为 -91dBc/Hz@10kHz 和 -128dBc/Hz@1MHz,RMS 抖动和峰峰抖动值分别为 2.9ps 和 21.5ps 关键词 :ΔΣ 时间数字转换器 ; 流水线型时间数字转换器 ; 噪声整形 ; 全数字锁相环中图分类号 :TN492 文献标志码 :A 文章编号 : (2017) AldigitalPLLwithapipelineΔΣtimetodigitalconverter WANGZixuan 1,2,ZHANGCong 1,GENGXin 1,DINGHao 1,XUHao 1, GUOYufeng 1,WANGRong 2 ( ) 1.ColegeofElectronicandOpticalEngineering,NanjingUniversityofPostsandTelecommunications,Nanjing210023,China 2.JiangsuLixingGeneralSteelBalCompanyLimited,Nantong226500, China Abstract:Analdigitalphaselockedloop(ADPLL)withapipelineΔΣtimetodigitalconverter(TDC) ispresented.theproposedpipelineδσtdcisbasedontwostagetimequantizationwithpulsetraintime amplifiersandachievesahighresolutionupto1.6ps.thetdcusesamash111δσmodulatortoa chievethirdordernoiseshaping.theproposedadpllisimplementedbya0.13μmcmostechnology. Themeasurementresultsareasfolows:totalpowerconsumptionis12mW;theinbandandoutband phasenoisesare-91dbc/hz@10khzand-128dbc/hz@1mhz;thermsjiterandthepeakpeak jiterare2.9psand21.5ps. Keywords:ΔΣtimetodigitalconverter(TDC);pipelineTDC;noiseshaping;aldigitalphaselocked loop(adpll) 作为射频收发系统的关键模块, 锁相环 (Phase LockedLoop,PLL) 型频率综合器需要为混频器提供纯净的本振信号同模拟锁相环相比, 全数字锁相环 (AlDigitalPLL,ADPLL) 具有更好的噪声免疫性深亚微米工艺适应性以及可移植性 [1] 时间数字转换器 (TimetoDigitalConverter,TDC) 作为 AD PLL 中的重要模块在很大程度上影响着环路的性能 TDC 的分辨率越高, 量化误差就越小, 锁相环的带内噪声性能也就越好 [2-3] 但是, 由于 TDC 的输入信号是时间量, 难以存储及处理, 因此要实现高性能的 TDC 电路并不容易在已有的 TDC 结构中,FlashTDC [4-5] 具有最简单的电路结构和最快的电路速度, 但其分辨率受延迟单元限制只能达到门级水平 PipelineTDC [6-8] 收稿日期 : ; 修回日期 : 本刊网址 :htp: nyzr.njupt.edu.cn 基金项目 : 国家自然科学基金 ( ) 国家自然科学基金博士后基金 (2017M611878) 南京邮电大学横向课题 (2016 外 67) 和南京邮电大学引进人才科研启动基金 (NY214156) 资助项目通讯作者 : 王子轩电话 : wangzixuan@njupt.edu.cn

第 6 期王子轩, 等 : 一种采用 pipelineδσ 时间数字转换器的全数字锁相环 45 具有更高的分辨率, 但量化过程中依然会产生量化误差并引入带内并恶化环路的带内性能基于振荡器结构的 ΔΣTDC [2,9-10] 可以大大缓解这个问题该结构 TDC 通过对量化误差做微分操作实现了噪声整形的效果, 将低频处的量化噪声推移至高频处, 并通过环路滤波器将其滤除

量化产生的时间误差进行累积并转化为电压量, 进而实现噪声整形的功能因此, 该 TDC 同时具有高分辨率和噪声整形的优点在此基础上, 实现了一款 2.

2 第 6 期王子轩, 等 : 一种采用 pipelineδσ 时间数字转换器的全数字锁相环 45 具有更高的分辨率, 但量化过程中依然会产生量化误差并引入带内并恶化环路的带内性能基于振荡器结构的 ΔΣTDC [2,9-10] 可以大大缓解这个问题该结构 TDC 通过对量化误差做微分操作实现了噪声整形的效果, 将低频处的量化噪声推移至高频处, 并通过环路滤波器将其滤除但由于受到振荡器频率的影响, 这种结构的分辨率不高更重要的是, 当输入的时间量很小的时候, 门限环形振荡器难以精确打开或关闭, 从而影响到 TDC 的测量精确度为了解决上述问题, 本文提出一种新型的 pipe lineδσtdc 该 TDC 包含一个两级量化的 pipeline TDC 以及一个三阶 MASH 结构的 ΔΣTDC ΔΣTDC 利用电荷泵和电容将 pipelinetdc 量化产生的时间误差进行累积并转化为电压量, 进而实现噪声整形的功能因此, 该 TDC 同时具有高分辨率和噪声整形的优点在此基础上, 实现了一款 2.4GHz 的 ADPLL, 如图 1 所示该锁相环在上电后, 只有自动频率校准 (Auto FrequencyCalibration,AFC) 电路数控振荡器 (Digital ControledOscilator,DCO) 和 1/8 分频器工作, 实现环路的频率锁定当 AFC 完成频率锁定后,AFC 和 1/8 分频器进入休眠状态以节省功耗, 频率控制字 FTW 将保持不变, 使能信号 En 由高电平变为低电平, 启动其余电路模块 TDC 环路滤波器 DCO 和分频器实现 ADPLL 的相位跟踪及锁定 "! #% ' ) &% ''!( #!*(!&+,( ' 图 1 ADPLL 结构图 1 PipelineΔΣTDC 1.1 PipelineTDC ' # 本文提出的 TDC 包含一个 pipelinetdc 和一个 ΔΣTDC, 如图 2 所示 PipelineTDC 具有两级时间量化其中, 第一级含 64 个延迟单元, 每个延迟单元的延迟时间约为 25ps 所以可以得到的测量范围为 1.6ns(25ps 64=1.6ns), 足以克服因 DCO 中的 ΔΣ 调制器而可能产生的周期滑步现象 ( 本文中的 DCO 周期大约为 0.4ns) PipelineTDC 的第二级具有与第一级相同的结构, 唯一不同之处是只包含 16 个延迟单元脉冲链时间放大器的增益为 16, 因此该 pipelinetdc 可实现的分辨率大约为 1.6ps(25ps/16 1.6ps) &&'!# % % % % &&'!#!!#!" 图 2 PipelineΔΣTDC 结构图 1.2 ΔΣTDC ΔΣTDC 由一个 MASH111 结构的三阶调制器和一个误差补偿电路组成, 如图 3(a) 所示在第一级调制器中,pipelineTDC 的输出信号 Deror0 控制电荷泵给电容充电, 从而将放大 16 倍之后的量化误差 ( 时间量 ) 转化为相应的电压量, 并周期性地累加到电容上放电模块使用与 pipelinetdc 完全相同的延迟单元, 因而其产生的参考电压 Vref 对应放

46 南京邮电大学学报 ( 自然科学版 ) 2017 年大 16 倍的时间分辨率当电容板上累积的电压值 Vc1 超过 Vref 时, 电压比较强, 输出 1 并激活三态缓冲器, 令其对电容放电 ; 当 Vc1 小于 Vref 时, 电压比较器输出 0 并锁死三态缓冲器因此,Vc1 在每次放电之后会减小一个 Vref 的电压值工作原因如图 3(b) 所示在本设计中,

" " %& "# 图 3 MASH111ΔΣTDC 为了实现高阶噪声整形功能, 在第一级调制器后级联两个结构相同的 ΔΣ 调制器, 构成 MASH 三阶 ΔΣTDC 在每级调制器之间使用单位增益缓冲器隔离充电电容采用开关电容积分器对前级调制器产生的量化误差进行累积每一级所使用的放电电路都具有相同的结构在输出端加入一个误差补偿电路用以抵消第一二级调制器产生的量化误差因此,

3 46 南京邮电大学学报 ( 自然科学版 ) 2017 年大 16 倍的时间分辨率当电容板上累积的电压值 Vc1 超过 Vref 时, 电压比较强, 输出 1 并激活三态缓冲器, 令其对电容放电 ; 当 Vc1 小于 Vref 时, 电压比较器输出 0 并锁死三态缓冲器因此,Vc1 在每次放电之后会减小一个 Vref 的电压值工作原因如图 3(b) 所示在本设计中, 所有的电荷泵的充放电电流均为 800μA, 电容的容值高达 0.8pF 用来削弱寄生电容的影响! & # # % % %! " " %& "# 图 3 MASH111ΔΣTDC 为了实现高阶噪声整形功能, 在第一级调制器后级联两个结构相同的 ΔΣ 调制器, 构成 MASH 三阶 ΔΣTDC 在每级调制器之间使用单位增益缓冲器隔离充电电容采用开关电容积分器对前级调制器产生的量化误差进行累积每一级所使用的放电电路都具有相同的结构在输出端加入一个误差补偿电路用以抵消第一二级调制器产生的量化误差因此, 最终的输出信号中只包含输入信号和经过高通滤波之后的第三级调制器产生的误差 2 全数字锁相环如图 4 所示, 本文提出的 LCDCO 包含 3 级调谐 :5bits 的二进制码粗调级 6bits 的二进制码中调级和 7bits 的温度码精调级精调级由 DCO 中的 ΔΣ 调制器控制 DCO 的调谐范围为 2.390~ 2.520GHz, 覆盖了 Zigbee 无线收发系统所需的频率范围 (2.400~2.485GHz) 中调级和精调级采用结构相同的 MOS 变容管单元, 由两对 PMOS 对管反向并联而成, 实现了 0.1 ff 的电容精度和 200kHz/LSB 的频率分辨率此外, 由于 PVT 变化对电路的影响, 相邻频带之间可以存在间隙为了消除这种隐患, 精调级的单位电容值要比中调级略大一些

4 第 6 期王子轩, 等 : 一种采用 pipelineδσ 时间数字转换器的全数字锁相环 47 % )*+ )* ( ( #'%!"#% &#'%! %! 图 4 DCO 电路结构在 TDC 的比较器电路中 ( 见图 2), 如果 start 和 stop 信号的相位差接近 π 的话, 那么比较器中的两个 PMOS 管就没有充足的时间对其漏极充电, 这可能会导致 TDC 的量化结果出错为了解决这个问题, 本文提出了一种具有零相位误差启动功能的分频器, 电路结构如图 5 所示!"# %&!"# %& '!"# 图 5 具有零相位误差启动功能的分频器电路结构 10 级 D 触发器构成了一个 10bits 减法计数器 N div 是分频比, 当计数值为 0 时, N div /2 和 N div - N div /2 交替作为计数器的置数值一旦 AFC 电路完成频率锁定,F ref 的下降沿触发信号 En 由高电平变为低电平此时, 分频器开始工作当计数器第一次计到 0 时, 产生 F div 的上升沿 ; 由于环路已经完成频率锁定,F ref 和 F div 的频率基本一致, 因此 F ref 和 F div 的上升沿基本是对齐的, 达到了零相位误差启动的效果, 并且大大缩短了环路的锁定时间尽管两个信号的上升沿会存在微小的相位差, 但远远小于 π, 因此不会出现上述问题 3 测试结果与分析本文提出的 ADPLL 在 0.13μm CMOS 工艺下进行流片验证, 芯片面积为 0.5mm 2 使用一个 10kHz3dBFs 的脉冲宽度调制信号作为 ΔΣTDC 的激励输入, 以测试 TDC 的功能和性能测试结果显示,ΔΣTDC 的带宽约为 100kHz, 使用的采样频率为 20MHz(F ref ), 由此可以推算出过采样率约为 100 图 6 为测试得到的频谱图, 可以看出该 ΔΣ TDC 具有明显的三阶噪声整形功能, 信噪失真比 (SignaltoNoiseandDistortionRatio,SNDR) 约为 248dB, 有效位 (EfectiveNumberofBits,ENOB) 为 3bits 考虑到第一级 pipelinetdc 为 10bits, 分频率为 1.6ps, 整个 pipelineδσtdc 可以实现 80dB 的 SNDR 和 0.23ps 的超高有效分频率图 7 为 ADPLL 相位噪声测试结果使用本文提出的 pipelineδσtdc 后, 环路的带内和带外相位噪声分别为 -91dBc/Hz@10kHz 和 -128dBc/Hz

南京邮电大学学报自然科学版８ＭＨｚ如图７所示与仅仅使用第一级 123'& 45'+6&78 9'*:;6,-<= ＴＤＣ的ＡＤＰＬＬ相比含 ΔΣ ＴＤＣ的环路带内噪声性能优化了７９ＢＨｚ如图７ｂ所示 " #!" #" #>" #?

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5 南京邮电大学学报自然科学版８ＭＨｚ如图７所示与仅仅使用第一级 123'& 45'+6&78 9'*:;6,-<= ＴＤＣ的ＡＤＰＬＬ相比含 ΔΣ ＴＤＣ的环路带内噪声性能优化了７９ＢＨｚ如图７ｂ所示 " #!" #" #>" #?" #A" #B" #C" #D" #!""!"#>!"#!"#! %&'()'*+,-./0!""!"! 图６ ΔΣＴＤＣ频谱测试结果７年表给出了本文提出的ＡＤＰＬＬ与其它文献中提出的ＡＤＰＬＬ性能比较表与其它文献中ＡＤＰＬＬ性能比较性能ＪＣＴＣＡＥＬＥＸ６ＩＣＣ本文ｍ工艺３３９３频率ＧＨｚ３６７６功耗ｍｗ６７９６ＴＤＣ分辨率６５６ＮＡ３带内相噪７５ＢＨｚｋｈｚｋｈｚ带外相噪３５６ＢＨｚ３ＭＨｚＭＨｚｍ抖动ＮＡＮＡ９９ｋｈｚｋｈｚ９８ＭＨｚＭＨｚ３９９３９注表示电源电压为６Ｖ结束语本文提出了一种用于Ｚｂ无线收发系统的ＡＤＰＬＬ电路基于和 ΔΣ结构的ＴＤＣ可以同时实现３的高分辨率和三阶噪声整形功能设计的电路在３μｍＣＭＯ工艺下进行流片验证芯片面积为５ｍｍ其中包含带隙基准电!% " "!" "# 路测试结果显示本文提出的ＡＤＰＬＬ带内相位噪ＢＨｚｋｈｚ比不使用 ΔΣ ＴＤＣ优化声为９了７９ＢＨｚｍ抖动值为９在Ｖ电源电压下工作时芯片总功耗ｍｗ参考文献ＫＲＡＴＹＵＫＶＨＡＮＵＭＯＬＵＰＫＯＫＫＡＰＬＬｗｍｖＪＥＥＥＴＣｍｐＩＲＰ９５６８６６!! "!"!" "# 图７相位噪声测试结果ＡＤＰＬＬ工作在ＧＨｚ时的时钟抖动测试结ｍ抖动值为９ｋ果如图８所示其中ｋ抖动值为５ＨＵＣＭＴＲＡＡＹＥＲＭＺＰＥＲＲＯＴＴＭＨＡｗＮｆｑｗＢＷ３６ＧＨｚ ΔΣｆｚｗｍｖｑｚＪＥＥＥＩ８３７７６７８６Ｃ３ＴＲＡＡＹＥＲＭＺＰＥＲＲＯＴＴＭＨＡｍＴＤＣｗｆＪＥＥＥＩＣ９８９９８ＯＮＧＭＪＵＮＧＩＰＡＭＡＲＴＩＡＧＨｚｆｆｂｗｋｗＴＤＣＪＥＥＥＴＣｍｉｒ３６３５３５Ｐ５ＴＡＺＥＷＫＩＲＢｆｍＰＬＬｆｍｂ６５ｍＣＭＯＪＥＥＥＩ图８时钟抖动测试结果Ｃ６９９９６ＴＵＹＨＡ６Ｖ６ＧＨｚ８ＰＬＬ

6 第 6 期王子轩, 等 : 一种采用 pipelineδσ 时间数字转换器的全数字锁相环 49 multiphasebasedtdc[j].ieice ElectronicsExpres, 2016,13(2):1-12. [7]KIM K.A7bit,3.75psresolutiontwosteptimetodigital converterin65nmcmosusingpulsetraintimeamplifier [J].IEEEInternationalSolidStateCircuits,2013,48(4): [8] LEEM,ABIDIA.A9b,1.25psresolutioncoarsefine timetodigitalconverterin90nm CMOSthatamplifiesa timeresidue[j].ieeeinternationalsolidstatecircuits, 2008,43(4): [9] CAOY,COCKW D,STEYAERTM,etal.111MASH DeltaSigmatimetodigitalconverterswith6psresolution andthirdordernoiseshaping[j].ieeeinternationalsol idstatecircuits,2012,47(9): [10] HUANG Y C,LIANG C F,HUANG H S,etal.A 2.4GHzADPLLwithdigitalregulatedsupplynoisein sensitive and temperatureselfcompensated ring DCO [J].IEEE ISSCC DigTech Papers,2014(2): 作者简介 : 王子轩 (1982-), 男, 江苏徐州人南京邮电大学电子与光学工程学院讲师主要研究方向为数模混合集成电路设计锁相环与时钟校准本刊喜获江苏省科协 2017 年度精品科技期刊项目资助近日, 江苏省科协公布 2017 年度精品科技期刊项目资助名单, 南京邮电大学学报 ( 自然科学版 ) ( 以下简称本刊 ) 喜获立项资助设立精品科技期刊项目, 是江苏省科协提升学会服务科技创新能力计划中的一项重要举措, 旨在推动建设一批具有较好品牌效应, 较强发展潜力的重点优势特色科技期刊, 促进我省科技期刊的创新发展, 加强科技出版强省的建设近年来, 本刊在学校的大力支持和编委会的指导下, 通过积极组织校内外优质稿源, 开设多个具有较大影响力的专题, 不断提高学报的学术水平和办刊质量

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