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峥雳莘
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1 FPGA 黑金开发平台用户手册 AC616

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3 版权申明 : 本手册版权归属芯驿电子公司 ( 上海 ) 有限公司所有, 并保留一切权力非经本公司 ( 书面形式 ), 同意, 任何单位及个人不得擅自摘录或修改本手册部分或全部内容, 违者我们将追究其法律责任感谢您购买黑金开发板, 在使用产品之前, 请仔细地阅读该手册并且确保知道如何正确使用该产品, 不合理的操作可能会损坏开发板, 使用过程中随时参考该手册以确保正确使用此手册不断更新中, 建议您使用时下载最新版本软件版本 : 本手册使用 Xilinx 官方提供的 ISE 14.7 版本, 请从 Xilinx 网站下载正确的版本和使用我们提供的软件版本安装黑金官网 : 黑金动力社区 : 黑金官方淘宝店 : 联系方式 : / 26

4 目录文档版本控制... 2 版权申明 :... 3 软件版本 :... 3 一简介... 5 二电源... 8 三 FPGA ) JTAG 接口 ) FPGA 供电引脚四 50M 有源晶振五 QSPI Flash 六 DDR3 DRAM 七 USB 转串口八扩展口九 LED 十按键黑金动力社区 4 / 26

FPGA 黑金 XILINX 核心板 2016 款正式发布了, 此款开发平台是高品质 Xilinx 的 FPGA 核心开发板, 型号为 :AC616 它采用的是 Xilinx 的 Spartan6 系列 XC6SLX16-2CSG324 FPGA 作为核心处理器, 具有丰富的硬件资源和外围接口在设计上坚持精致实用简洁的设计理念, 因为它的体积很小, 扩展性很强的特点, 非常适合于用户的

5 FPGA 黑金 XILINX 核心板 2016 款正式发布了, 此款开发平台是高品质 Xilinx 的 FPGA 核心开发板, 型号为 :AC616 它采用的是 Xilinx 的 Spartan6 系列 XC6SLX16-2CSG324 FPGA 作为核心处理器, 具有丰富的硬件资源和外围接口在设计上坚持精致实用简洁的设计理念, 因为它的体积很小, 扩展性很强的特点, 非常适合于用户的 FPGA 的前期验证, 产品的嵌入和项目开发同时它还可适用与高校教学 FPGA 培训个人研究学习和 DIY 等一简介在这里, 对这款 FPGA 核心开发板进行简单的功能介绍此款开发板使用的是 Xilinx 公司的 Spartan6 系列 FPGA, 型号为 XC6SLX16,324 个引脚的 FBGA 封装此款 FPGA 的资源如下图所示 : 5 / 26

6 其中, 主要的参数, 逻辑单元 Logic Cells:14579; 乘法器 DSP48:32; 可配置逻辑块 CLBs:136Kb; Block RAM:576Kb; 时钟单元 CMTs:2 可用 IO 数量 :218 个 ; 内核电压 :1.15V-1.25V( 推荐 1.2V); 工作温度 :0-85 图为整个核心板系统的结构示意图 : 黑金动力社区 6 / 26

7 40 针扩展口 (34 个 IO 口,1 路 5V,2 路 3.3V,3 路 GND USB/ 电源接口 40 针扩展口 (34 个 IO 口,1 路 5V,2 路 3.3V,3 路 GND 3.3V 电源 1.2V 电源 1.5V 电源 128Mbit FLASH LDO 1 个配置指示灯 2 个串口指示灯 50M 晶振 FPGA XC6SLX16 4 个用户 LED 灯 USB 转串口 DDR 电源 128MByte DDR3 JTAG 口电源指示灯 40 针扩展口 (34 个 IO 口,1 路 5V,2 路 3.3V,3 路 GND 40 针扩展口 (34 个 IO 口,1 路 5V,2 路 3.3V,3 路 GND 复位键通过这个示意图, 我们可以看到, 我们这个开发平台所能实现的功能 +5V USB 电源输入, 可以直接连接电脑的 USB 口供电, 或者通过底板 +5V 供电, 两者二选一核心板最大电流小于 300mA; 一片大容量的 128Mbyte 高速 DD3 SDRAM, 可作为数据的缓存, 也可以作为 Microblaze 运行的内存 ; 一片 128Mbit 的 QSPI FLASH, 可用作 FPGA 配置文件和用户数据的存储 ; 一路 USB Uart 接口, 用于和 PC 或外部设备的串口通信, 和 USB 电源输入共用 ; 一个摄像头接口, 可以接 30 万的 OV7670 摄像头或 500 万的 OV5640 摄像头 ; 4 个用户发光二极管 LED; 1 个复位按键 ; 板载 50M 的有源晶振, 给开发板提供稳定的时钟源 ; 4 路 40 针的扩展口 (2.54mm 间距 ), 其中 34 个 IO 口,1 路 5V 电源,2 路 3.3V 电源,3 路 GND 可以接底板或者黑金的其它功能模块 IO 的电平默认为 3.3V, 可以通过更换核心板上的 LDO 来改变电平 1 个 JTAG 口, 可对 FPGA 进行调试和程序固化 7 / 26

8 二电源电源输入 : 开发板供电电压为 DC5V, 可以使用电脑的 USB 供电或者底板供电开发板上的电源设计示意图如下 : USB 口输入或者扩展口输入 5V 电源输入 U15 MP1482 U16 MP V/2A 1.2V/2A U17 MP1482 U33 LT V/2A U32 TPS V/0.8A VTT VREF 图 2.1 原理图中电源接口部分开发板使用 +5V 供电, 通过三路 DC/DC 电源芯片 MP1482 转化成 +3.3V,+1.2V,+1.5V 三路电源, 通过一路 LDO LT1117 产生 +3.3V 电源, 1.5V 通过 TI 的 TPS51200 生成 DDR3 需要的 VTT 和 VREF 电压各个电源分配的功能如下表所示 : 电源功能 +3.3V 串口,FLASH, FPGA +1.2V FPGA Core +1.5V DDR3, FPGA Bank3 VREF, VTT DDR3 +3.3V FPGA Bank0, Bank1 VCCIO FPGA 的 BANK0,BANK1 的 IO 电压可以通过板上的 LDO 芯片 (U33 ) 供电, 默认的 IO 电平为 3.3V, 如果用户需要外接其它电平设备, 只需要相应的更换 LDO 芯片 AMS1117 比黑金动力社区 8 / 26

如更换为 AMS1117-2.5V, BANK0,BANK1 的 IO 电平标准就为 2.5V, 如更换为 AMS1117-1.8V, BANK0,BANK1 的 IO 电平标准就为 1.8V FPGA 每个 BANK 电压分配 : Bank0 Bank3 XC6SLX16-2CSG324 Bank1 Bank2 BANK 功能电压备注 BANK0 连接到扩展口 J3,J4 3.

9 如更换为 AMS V, BANK0,BANK1 的 IO 电平标准就为 2.5V, 如更换为 AMS V, BANK0,BANK1 的 IO 电平标准就为 1.8V FPGA 每个 BANK 电压分配 : Bank0 Bank3 XC6SLX16-2CSG324 Bank1 Bank2 BANK 功能电压备注 BANK0 连接到扩展口 J3,J4 3.3V 电平可以通过 LDO 调整 BANK1 连接到扩展口 J4,J6 3.3V 电平可以通过 LDO 调整 BANK2 扩展口 J7,QSPI FLASH, LED, KEY 3.3V 电平固定 BANK3 DDR3 1.5V 电平固定我们在设计 PCB 的时候, 采用 8 层 PCB, 每层都有单独的电源或者地层参考, 保证阻抗的连续, 另外 FPGA 到扩展口的长度严格控制等长, 保证 FPGA 到扩展口之间时序延迟的一致性,IO 的差分阻抗走线控制在 100OHM, 满足高速 LVDS 的数据通信 9 / 26

再次说明一下 FPGA 引脚的定义很多人使用 FPGA 都是非 BGA 封装的, 比如 144 引脚,208 引脚的 FPGA 芯片, 他们的引脚定义是由数字组成, 比如 1 到 144,1 到 208

10 在 PCB 板上我们预留了各个电源的测试点, 以便用户确认板上的电压三 FPGA 图 2.2 实物图中的电源测试点前面已经介绍过了, 我们所使用的 FPGA 型号为 XC6SLX16-2CSG324, 属于 Xilinx 公司 Spartan-6 的产品此型号为 BGA 封装,324 个引脚再次说明一下 FPGA 引脚的定义很多人使用 FPGA 都是非 BGA 封装的, 比如 144 引脚,208 引脚的 FPGA 芯片, 他们的引脚定义是由数字组成, 比如 1 到 144,1 到 208 等等, 而当我们使用 BGA 封装的芯片以后, 引脚名称变为由字母 + 数字的形式, 比如 E3,G3 等等, 因此我们在看原理图的时候, 看到的字母 + 数字这种形式的, 就是代表了 FPGA 的引脚说完这个, 我们来看与 FPGA 有关系的各个部分的功能图 3.1 为开发板所用的 FPGA 芯片实物图黑金动力社区 10 / 26

11 1) JTAG 接口图 3.1 FPGA 芯片实物首先我们来说 FPGA 的配置和调试接口 :JTAG 接口 JTAG 接口的作用是将编译好的程序 (.bit) 下载到 FPGA 中或把 FLASH 配置程序 (.mcs) 下载到 SPI FLASH,Bit 文件下载到 FPGA 后, 掉电以后就会丢失, 需要上电重新下载才可以但下载到 FLASH 的 MCS 文件以后, 掉电以后就不会丢失, 重新上电后 FPGA 会读取 FLASH 中的配置文件并运行图 3.2 就是 JTAG 口的原理图部分, 其中涉及到 TCK,TDO,TMS,TDI 这四个信号这四个信号由 FPGA 引脚引出通过 33 欧姆电阻连接到 JTAG 连接器, 起到对 FPGA 芯片的保护作用图 3.2 原理图中 JTAG 接口部分 JTAG 接口采用 14 针的 2.0mm 标准的连接器, 图 3.3 为 JTAG 接口在开发板上的实物图图 3.3 JTAG 接口实物图 11 / 26

12 2) FPGA 供电引脚接下来, 我们说一下 FPGA 的电源引脚部分, 其中包括每一个 bank 的电源引脚, 内核电压引脚和辅助电压引脚,VCCINT 为 FPGA 内核供电引脚, 接 1.2V;VCCAUX 为 FPGA 辅助供电引脚, 可以接 3.3V 或 2.5V, 我们这里接 3.3V; VCCINT 和 VCCAUX 的连接如图 3.4 所示, 图 3.4 FPGA 电源引脚 VCCIO 是 FPGA 的每个 BANK 的供电电压, 其中 VCCIO0 是 FPGA 的 BANK0 的供电引脚, 同理,VCCIO1~ VCCIO3 分别是 FPGA 的 BANK~BANK3 的供电引脚, 在开发板中, VCCIO0 和 VCCIO1 都接了 3.3V 电压 (LDO U33 供电 ), 也就是说, 对应的 FPGA 引脚均为 3.3V 输入和输出, 但用户可以通过改变 LDO 芯片来改变 IO 的电压 VCCIO2 也接了 3.3V 电压, 此电压是固定的因为 BANK3 的引脚接了一个 DDR3, 所以 VCCIO3 接了 1.5V 电压, 图 3.5 为 BANK0,BANK1 的 VCCIO 的连接图图 3.5 FPGA 电源 VCCIO 引脚四 50M 有源晶振图 4.1 即为我们上述提到的给开发板提供时钟源的 50M 有源晶振电路晶振输出连接到黑金动力社区 12 / 26

FPGA 的全局时钟 (GCLK Pin V10), 这个 GCLK 可以用来驱动 FPGA 内的用户逻辑电路, 用户可以通过配置 FPGA 内部的 PLLs 和 DCMs 来实现更高的时钟图 4.2 为有源晶振实物图图 4.1 50M 有源晶振时钟引脚分配 : 引脚名称图 4.

13 FPGA 的全局时钟 (GCLK Pin V10), 这个 GCLK 可以用来驱动 FPGA 内的用户逻辑电路, 用户可以通过配置 FPGA 内部的 PLLs 和 DCMs 来实现更高的时钟图 4.2 为有源晶振实物图图 M 有源晶振时钟引脚分配 : 引脚名称图 M 有源晶振实物图 FPGA 引脚 50MHz 时钟输入 V10 五 QSPI Flash 开发板上使用了一片 128Mbit 大小的 Quad-SPI FLASH 芯片, 型号为 W25Q128, 它使用 3.3V CMOS 电压标准由于它的非易失特性, 在使用中, QSPI FLASH 可以作为 FPGA 系统的启动镜像这些镜像主要包括 FPGA 的 bit 文件软核的应用程序代码以及其它的用 13 / 26

14 户数据文件 QSPI FLASH 的具体型号和相关参数见表 5.1 芯片类型容量厂家位号 U6 W25Q256BV 32M Byte Winbond 表 5.1 QSPI Flash 的型号和参数图 3.4 为 QSPI Flash 在原理图中的部分图 3.4 QSPI Flash 连接示意图配置芯片引脚分配 : 引脚名称 QSPI_CLK QSPI_CS QSPI_MISO0 QSPI_MISO1 QSPI_MISO2 QSPI_MISO3 FPGA 引脚 R15 V3 T13 R13 T14 V14 六 DDR3 DRAM 开发板板载了一片高速 DDR3 DRAM, 型号 :MT41J64M16LA-187E, 容量 :128MByte (64M*16bit), 16bit 总线开发板上 FPGA 和 DDR3 DRAM 相连的是 BANK3 的 IO, 黑金动力社区 14 / 26

的高速稳定的工作 DDR3 DRAM 的硬件连接方式如图 6.1 所示图 6.2 为 DDR3 DRAM 实物图图 6.

15 Spartan6 FPGA 内部带有硬 DDR3 控制器 MCB, 通过配置可以使 MCB 与 DDR3 读写速度达到 666Mb/s DDR3 的硬件设计需要严格考虑信号完整性, 我们在电路设计和 PCB 设计的时候已经充分考虑了匹配电阻 / 终端电阻, 走线阻抗控制, 走线等长控制, 保证 DDR3 的高速稳定的工作 DDR3 DRAM 的硬件连接方式如图 6.1 所示图 6.2 为 DDR3 DRAM 实物图图 6.1 DDR3 DRAM 原理图部分 DDR3 DRAM 引脚分配 : 引脚名称图 6.2 DDR3 DRAM 实物图 FPGA 引脚 DDR3_LDQS_P L4 15 / 26

16 DDR3_LDQS_N DDR3_UDQS_P DDR3_UDQS_N DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5] DDR3_DQ [6] DDR3_DQ [7] DDR3_DQ [8] DDR3_DQ [9] DDR3_DQ [10] DDR3_DQ [11] DDR3_DQ [12] DDR3_DQ [13] DDR3_DQ [14] DDR3_DQ [15] DDR3_LDM DDR3_UDM DDR3_A[0] DDR3_A [1] DDR3_A [2] DDR3_A [3] DDR3_A [4] DDR3_A [5] DDR3_A [6] DDR3_A [7] DDR3_A [8] DDR3_A [9] DDR3_A [10] L3 P2 P1 L2 L1 K2 K1 H2 H1 J3 J1 M3 M1 N2 N1 T2 T1 U2 U1 K3 K4 J7 J6 H5 L7 F3 H4 H3 H6 D2 D1 F4 黑金动力社区 16 / 26

17 DDR3_A [11] DDR3_A [12] DDR3_A [13] DDR3_BA [0] DDR3_BA [1] DDR3_BA [2] DDR3_RAS_N DDR3_CAS_N DDR3_WE_N DDR3_ODT DDR3_RESET_N DDR3_CLK_P DDR3_CLK_N DDR3_CKE D3 G6 F6 F2 F1 E1 L5 K5 E3 K6 E4 G3 G1 H7 七 USB 转串口开发板包含了 Silicon Labs CP2102GM 的 USB-UAR 芯片, USB 接口采用 MINI USB 接口 ( 和 USB 供电共用 ), 可以用一根 USB 线将它连接到上 PC 的 USB 口进行串口数据通信串口的原理图如图 10.1 所示图 7.2 为 USB 转串口的实物图图 7.1 USB 转串口原理图 17 / 26

18 图 7.2 USB 转串口实物图同时对串口信号设置了 2 个 led 指示灯 (LED7, LED8),LED7 和 LED8 会指示串口是否有数据发出或者是否有数据接受,LED7 为串口数据发送指示灯,LED8 为数据接收指示灯如图 11.3 所示, 串口引脚分配 : 引脚名称 UART_RXD UART_TXD UART_CTS UART_RTS 图 7.3 USB 转串口信号灯实物图 FPGA 引脚 V13 U13 N11 M11 黑金动力社区 18 / 26

19 八扩展口开发板预留 4 个扩展口, 每个扩展口有 40 个信号, 其中,5V 电源 1 路,3.3V 电源 2 路, 地 3 路,IO 口 34 路这些 IO 口都是独立的 IO 口, 没有跟其他设备复用 IO 口分别连接到 FPGA 的 Bank0,Bank1, Bank2 上, 电平默认为 3.3V,Bank0, Bank1 的电平可以通过更换 LDO 芯片来改变扩展口的 IO 切勿直接跟 5V 设备直接连接, 以免烧坏 FPGA 如果要接 5V 设备, 需要接电平转换芯片扩展口 J3 的电路如图 8.1 所示图 8.1 J3 扩展口原理图扩展口 J4 的电路如图 8.2 所示图 8.2 J4 扩展口原理图 19 / 26

20 扩展口 J6 的电路如图 8.3 所示图 8.3 J6 扩展口原理图扩展口 J7 的电路如图 8.4 所示图 8.4 J7 扩展口原理图示出图 8.5 为扩展口 J3,J4,J6,J7 实物图, 扩展口的 Pin1 为方孔焊盘, 已经在板上有三角形标黑金动力社区 20 / 26

21 图 8.5 扩展口实物图 J3 扩展口引脚分配如下, 连接到 FPGA 的 BANK0,BANK1 引脚编号 FPGA 引脚引脚编号 FPGA 引脚 1 GND 2 VCC5V 3 C17 4 C18 5 B16 6 A16 7 C15 8 A15 9 F15 10 F16 11 F14 12 G14 13 G9 14 F9 15 B9 16 A9 17 D9 18 C9 19 F13 20 E13 21 D14 22 C14 21 / 26

22 23 B14 24 A14 25 C13 26 A13 27 B12 28 A12 29 B11 30 A11 31 C10 32 A10 33 D11 34 C11 35 D4 36 C4 37 GND 38 GND 39 VCC3V3 40 VCC3V3 J4 扩展口引脚分配如下, 连接到 FPGA 的 BANK0,BANK1 引脚编号 FPGA 引脚引脚编号 FPGA 引脚 1 GND 2 VCC5V 3 D6 4 C6 5 D8 6 C8 7 B8 8 A8 9 C7 10 A7 11 A6 12 B6 13 C5 14 A5 15 B4 16 A4 17 B3 18 A3 19 B2 20 A2 21 K12 22 K13 23 L12 24 L13 25 L14 26 M13 27 M14 28 N14 29 N15 30 N16 31 P15 32 P16 33 U17 34 U18 35 T17 36 T18 37 GND 38 GND 39 VCC3V3 40 VCC3V3 黑金动力社区 22 / 26

23 J6 扩展口引脚分配如下, 连接到 FPGA 的 BANK0,BANK1 引脚编号 FPGA 引脚引脚编号 FPGA 引脚 1 GND 2 VCC5V 3 P17 4 P18 5 N17 6 N18 7 L15 8 L16 9 J13 10 K14 11 H13 12 H14 13 H15 14 H16 15 H12 16 G13 17 M16 18 M18 19 L17 20 L18 21 K17 22 K18 23 K15 24 K16 25 J16 26 J18 27 H17 28 H18 29 G16 30 G18 31 F17 32 F18 33 E16 34 E18 35 D17 36 D18 37 GND 38 GND 39 VCC3V3 40 VCC3V3 J7 扩展口引脚分配如下, 连接到 FPGA 的 BANK2 引脚编号 FPGA 引脚引脚编号 FPGA 引脚 1 GND 2 VCC5V 3 N5 4 P6 5 T6 6 V6 7 U7 8 V7 9 R7 10 T7 11 T9 12 V9 23 / 26

24 13 R8 14 T8 15 M8 16 N8 17 R3 18 T3 19 U5 20 V5 21 R5 22 T5 23 U8 24 V8 25 N6 26 P7 27 N7 28 P8 29 U11 30 V11 31 R10 32 T10 33 N10 34 P11 35 M10 36 N9 37 GND 38 GND 39 VCC3V3 40 VCC3V3 九 LED 核心开发板除了电源指示灯和串口指示灯, 还板载了 4 个用户 LED 发光二极管和 1 个 FPGA 配置指示 LED 发光二极管 4 个用户 LED 部分的原理图如图 9.1, 当 FPGA 的引脚输出为逻辑 0 时,LED 会被点亮图 9.1 用户 LED 原理图 1 个 FPGA 配置指示 LED 分别为 DONE LED, 当 FPGA 没有配置程序时,DONE LED 熄灭 ;FPGA 配置成功后, DONE LED 点亮配置指示 LED 的原理图如图 9.2 黑金动力社区 24 / 26

25 图 9.2 配置 LED 原理图图 9.3 为 LED 实物图 LED 引脚分配 : 引脚名称 LED1 LED2 LED3 LED4 图 9.3 配置指示 LED 实物图 FPGA 引脚 V12 T12 T11 R11 十按键开发板板载了 1 个复位按键 (RESET), 按键为低电平有效, 按键的原理图如图 10.1 所示 25 / 26

26 图 10.1 复位按键原理图图 10.2 为 6 个独立按键实物图图 10.2 复位按键实物图按键引脚分配 : 按键名称 FPGA 引脚按键标号 RESET V15 KEY1 黑金动力社区 26 / 26

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ARTIX-7 FPGA开发平台用户手册 Spartan7 FPGA 核心板用户手册 AC7050 REV 1.0 版芯驿电子科技 ( 上海 ) 有限公司黑金动力社区目录 ( 一 ) 简介... 3 ( 二 ) FPGA... 4 ( 三 ) 有源晶振... 6 ( 四 ) DDR3... 7 ( 五 ) QSPI Flash... 11 ( 六 ) LED 灯... 13 ( 七 ) JTAG 接口... 14 ( 八 ) 电源接口...

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