EES288 Documentation

Size: px

Start display at page:

Download "EES288 Documentation"

拍许
5 years ago
Views:

1 EES288 Documentation 发布 1.0 e-elements 2018 年 04 月 20 日

3 Contents 1 目录 : EES288 用户手册 i

4 ii

5 CHAPTER 1 目录 : 1.1 EES288 用户手册概述 EES-288 是基于 Xilinx Zynq-7000 系列 FPGA 的最小系统板主芯片 XC7Z010CLG400-1 内部含有集成处理系统 (PS) 和可编程逻辑资源 (PL) PS 部分集成了功能丰富的两颗 ARM Cortex-A9 核心, 同时还包含片上存储器外部存储接口和一组丰富的 I/O 外设, 可以灵活应用于具有 FX8 接口的 FPGA 母板 EES-288 提供 SD 接口 UART 接口以及 USB 2.0 接口, 可以与大量外设进行通信, 使其广泛应用在便携式低功耗应用另外还提供了一个 Ethernet 接口, 该接口兼容 IEEE 标准, 支持 10/100/1000M 传输速率, 可以满足不同的网络应用开发搭配 Xilinx 的 ISE 软件和 Vivado 软件, 可灵活的进行系统设计和开发, 它为所有可编程 SOC 提供了一个硬件设计开发环境硬件规格 : PS PL Zynq-7 XC7Z010-CLG GB DDR3 Memory SODIMM 128Mb Quad SPI Flash memory Secure Digital (SD) connector USB-to-UART bridge 10/100/1000M Ethernet PHY USB2.0 PHY 2 Bit User LED 2 个 2*8 PMOD 输出接口 2 个 80pin 的 FX8 连接器 1

6 图 1.1: 图 1 EES288 电路板体系结构图图 1.2: 图 2 EES288 实验板实物框图 2 Chapter 1. 目录 :

1.1.2 2 FPGA EES-288 核心板上包含的主芯片 xc7z010-clg400-1 是基于 Xilinx zynq-7000 的全可编程 SOC 器件 Zynq-7000 系列 SOC 器件在单一芯片上集成了功能丰富的处理系统 (PS) 和可编程序逻辑 (PL) 资源处理器系统包含一个功能丰富的双核 ARM Cortex-A9 核心, 并采用了高性能低功耗的 28 nm

7 FPGA EES-288 核心板上包含的主芯片 xc7z010-clg400-1 是基于 Xilinx zynq-7000 的全可编程 SOC 器件 Zynq-7000 系列 SOC 器件在单一芯片上集成了功能丰富的处理系统 (PS) 和可编程序逻辑 (PL) 资源处理器系统包含一个功能丰富的双核 ARM Cortex-A9 核心, 并采用了高性能低功耗的 28 nm 工艺技术实现同时, 它还包含片上存储器外部存储接口和一组丰富的 I/O 外设 zynq-7000 AP SOC 由以下主要功能模块构成 : 处理系统 (PS) 应用处理器单元 (APU) 内存接口 I/O 外设 (IOP) 及可编程逻辑 (PL) 资源等 Zynq-7000 系列 FPGA 芯片的功能模块图如下图所示 : 图 1.3: 图 3 ZYNQ-7000 FPGA 功能模块图板卡供电最小系统板采用 USB 接口提供 5V 的电压供电, 板上提供了两个 Micro-USB 接口, 功能分别为 USB- OTG(J8) 和 USB-JTAG(J3), 其中 USB-JTAG 接口可以用于为板卡供电板卡上提供电压转换电路将 USB 输入的 5V 电压转换为板卡上各类芯片需要的工作电压上电成功后橙色 LED 灯 (D3) 点亮时钟模块板上提供了一个 100MHz 的晶振用作系统时钟和一个 33.33MHz 的晶振做处理系统的时钟, 分别与 PL 端全局时钟输入脚 K17 以及 PS 端系统时钟输入脚 E7 相连名称原理图标号 FPGA IO PIN 系统时钟 FPGA_CLK0 K17 处理器时钟 PS_CLK E EES288 用户手册 3

8 FPGA 配置 EES288 支持三种方式启动, 分别是 JTAG QSPI flash 以及 SD card 不同启动方式的选择电路如图 4 所示表 2 不同启动方式的跳线连接设置图 1.4: 图 4 BOOT SEL 电路图 Jumber position 1-2 JTAG 2-3 QSPI 3-4 SD CARD 跳线设置方法如表 2 所示, 当跳线 1 和跳线 2 连接时, 启动方式为 JTAG 模式, 以此类推用户可以根据自己的需要选择不同的启动方式复位模块板上提供了三个按钮, 分别实现 FPGA 编程复位 (FPGA_PROG#) 处理系统复位 (PS_SRST#) 以及处理系统上电复位 (PS_POR#), 具体的接口电路如图 5 所示 : 表 3 SW 接口与 FPGA 接口的连接关系图 1.5: 图 5 SW 接口电路图 4 Chapter 1. 目录 :

9 U1 FPGA Pin Schematic Net Name Controlled SW B10 PS_SRST# S2 C7 PS_POR#_SW S3 L6 FPGA_PROG# S JTAG 接口在子板上提供了一个 JTAG 下载和调试的接口, JTAG 的下载电路图如下图所示 : 表 4 JTAG 接口与 FPGA 接口的连接关系图 1.6: 图 6 JTAG 下载电路图 U1 FPGA Pin Schematic Net Name ARM JTAG Pin Number G11 FPGA_TCK 3 H13 FPGA_TDO 4 G14 FPGA_TDI 5 G12 FPGA_TMS PS LED 模块电路板上提供了 2 个 PS LED 灯, 具体的连接电路图如下图所示 : 表 5 PS LED 接口与 FPGA 接口的连接关系 U1 FPGA Pin Schematic Net Name Controlled LED D5 PS_MIO8 D1 D8 MIO7 D EES288 用户手册 5

图 1.7: 图 7 用户 LED 接口电路图 1.1.9 9 DDR3 存储模块这块开发板上包括两颗 Micro MT41J256M16 RE-125 的内存芯片, 总容量 4GB DDR3 SDRAM DDR3 是与 Zynq 芯片的 PS 部分相连供电电压是 1.

N25Q128 支持创新高性能四 / 双 I/O 指令, 这些新的指令允许双或四传输带宽为阅读和程序操作内存可以操作的三种不同的协议为 : 标准 SPI( 扩展 SPI 协议 ) 四 I / O SPI 对偶 I / O

10 图 1.7: 图 7 用户 LED 接口电路图 DDR3 存储模块这块开发板上包括两颗 Micro MT41J256M16 RE-125 的内存芯片, 总容量 4GB DDR3 SDRAM DDR3 是与 Zynq 芯片的 PS 部分相连供电电压是 1.5V QSPI Flash 模块 N25Q128(16 mb x 8) 是一个 128bit 的串行闪存, 具有先进的写保护机制他是通过一个高速 spi 兼容的总线工作在 XIP( 执行到位 ) 模式, 这个 N25Q128 支持创新高性能四 / 双 I/O 指令, 这些新的指令允许双或四传输带宽为阅读和程序操作内存可以操作的三种不同的协议为 : 标准 SPI( 扩展 SPI 协议 ) 四 I / O SPI 对偶 I / O SPI 其读写时序如下图所示 : 该芯片与 FPGA 芯片的 I/O 引脚的连接关系如下原理图所示 : 表 6 NOR FLASH 与 FPGA 的连接关系 6 Chapter 1. 目录 :

11 图 1.8: 图 8 QSPI Flash 读写时序图 1.1. EES288 用户手册 7

12 图 1.9: 图 9 FLASH 芯片接口原理图 U1-C FPGA Pin Schematic Net Name U43 BPI Flash Pin Number Pin Name A5(MIO6) QSPI_CLK 16 CLK B8(MIO2) QSPI_IO0 15 DQ0 B7(MIO4) QSPI_IO2 9 DQ2_VPP_WP# A6(MIO5) QSPI_IO3 1 DQ3_HOLD# A7(MIO1) QSPI_CS# 7 CS# D6(MIO3) QSPI_IO1 8 DQ SD 模块板上带有 1 个 SD 卡插槽, 用于存储数据和系统启动, 其电路如下图所示 : 表 7 SD 卡接口信号与 FPGA 管脚连接关系 8 Chapter 1. 目录 :

13 图 1.10: 图 14 SD 接口电路图 U1 FPGA Pin Schematic Net Name J15 and U27 SD Module Connector Pin Number Pin Name F13(MIO44) SD1_DATA2 1 DATA2 B15(MIO45) SD1_DATA3 2 DATA3 C17(MIO41) SD1_CMD 3 CMD D14(MIO40) SD1_CLK 5 CLK E12(MIO42) SD1_DATA0 7 DATA0 A9(MIO43) AD1_DATA1 8 DATA1 E6(MIO0) SDIO_CD 9 C/D UART 模块 UART 接口由发送 TX 和接收 RX 信号构成, 同时通过 USB-UART 的转换芯片 CP2102 实现与 PC 机的 USB 连接由于连接到 SoC 的串口 I/O 引脚电平为 1.8V, 因而通过电平转换芯片 SN74AVC2T245RSWR 实现 3.3V 和 1.8V 的电平转换具体电路如下图所示 : 表 8 UART 接口信号与 FPGA 管脚连接关系 U1 FPGA Pin Schematic Net Name U8 Pin Number B12(MIO48) PS_LS_TXD 8 C12(MIO49) PS_LS_RXD USB 2.0 模块板上集成一个 USB 2.0 的 PHY 芯片, 该芯片与 xc7z010-clg400-1 内的 USB 2.0 ULPI 收发器构成 USB host/device 以及 USB OTG 的功能表 9 USB 接口信号与 FPGA 管脚连接关系 1.1. EES288 用户手册 9

14 图 1.11: 图 11 UART 接口电路图图 1.12: 图 12 USB 接口电路图 10 Chapter 1. 目录 :

15 U1-C FPGA Pin Schematic Net Name U5 USB3320C Pin Number Pin Name A11(MIO36) USB0_CLKOUT 1 CLKOUT E16(MIO31) USB0_NXT 2 NXT A14(MIO32) USB0_D0 3 D0 D15(MIO33) USB0_D1 4 D1 A12(MIO34) USB0_D2 5 D2 F12(MIO35) USB0_D3 6 D3 C16(MIO28) USB0_D4 7 D4 A10(MIO37) USB0_D5 9 D5 E13(MIO38) USB0_D6 10 D6 C18(MIO39) USB0_D7 13 D7 D16(MIO46) USB0_RESET# 27 RESET# C15(MIO30) USB0_STP 29 USB0_STP C13(MIO29) USB0_DIR 31 USB0_DIR Ethernet 接口实验平台上包含一个 Mavell Alaska 的以太网 PHY(88E1116R) 接口, Ultra 88E1111 是一个以太网物理层器件 PHY, 可以 10/100/1000 Mb/s 的速率运行,PHY 芯片的差分输入输出数据信号和一个 Halo HFJ11-1-1G01-E RJ-45 的连接器相连, 以此将其连接到外部的以太网络上, 另一方面,PHY 器件的并行数据输入输出信号和一些控制信号与 FPGA 连接, 通过 FPGA 片内设计 MAC 层和 IP 层以及配套的逻辑, 可以接收从 PHY 来的物理层数据并进行处理和传递, 同时也可以将上层的数据经处理后传送到 PHY 器件再传送到网路上, 外部提供了一个 25MHz 的时钟输入, 在上电或复位以后接口有一个缺省的设置, 这些设置也可以通过 FPGA 的控制逻辑来改变下图是以太网接口的电路图图 1.13: 图 13 PHY 接口电路图 1.1. EES288 用户手册 11

表 10 PHY 接口信号与 FPGA 管脚连接关系 U1 FPGA Pin Schematic Pin Name U14 M88E1111 Pin Number Pin Name A19(MIO16) PHY_TX_CLK 60 TX_CLK F14(MIO21) PHY_TX_CTRL 63 TX_CTRL B17(MIO22) PHY_RX_CLK 53 RX_CLK D13(MIO27)

16 表 10 PHY 接口信号与 FPGA 管脚连接关系 U1 FPGA Pin Schematic Pin Name U14 M88E1111 Pin Number Pin Name A19(MIO16) PHY_TX_CLK 60 TX_CLK F14(MIO21) PHY_TX_CTRL 63 TX_CTRL B17(MIO22) PHY_RX_CLK 53 RX_CLK D13(MIO27) PHY_RX_CTRL 49 RX_CTRL A17(MIO20) PHY_TX_D3 62 TXD3 D10(MIO19) PHY_TX_D2 61 TXD2 B18(MIO18) PHY_TX_D1 59 TXD1 E14(MIO17) PHY_TX_D0 58 TXD0 PHY_LED0 6 LED0 PHY_LED1 8 LED1 B14(MIO47) PHY_RESET# 10 RESET_B C10(MIO52) PHY_MDC 45 MDIO C11(MIO53) PHY_MDIO 48 MDC PHY_LED2 9 LED2 A15(MIO26) PHY_RX_D3 55 RXD3 F15(MIO25) PHY_RX_D2 54 RXD2 A16(MIO24) PHY_RX_D1 51 RXD1 D11(MIO23) PHY_RX_D0 50 RXD GPIO 扩展接口在子板上含有两个 2x6 pin GPIO 扩展口, 接口电路图如下图所示 : 表 11 PMOD 接口与 FPGA 接口的连接关系图 1.14: 图 14 PMOD 接口电路图 12 Chapter 1. 目录 :

U1 FPGA Pin Schematic Net Name PMOD Connector Pin Number L14 IO_L22P_T3_AD7P_35 1(P1) M14 IP_L23P_T3_35 2(P1) K16 IO_L24P_T3_AD15P_35 3(P1) G14 IO_0_35 4(P1) L15 IO_L22N_T3_AD7N_35 7(P1) M15

17 U1 FPGA Pin Schematic Net Name PMOD Connector Pin Number L14 IO_L22P_T3_AD7P_35 1(P1) M14 IP_L23P_T3_35 2(P1) K16 IO_L24P_T3_AD15P_35 3(P1) G14 IO_0_35 4(P1) L15 IO_L22N_T3_AD7N_35 7(P1) M15 IO_L23N_T3_35 8(P1) J16 IO_L24P_T3_AD15N_35 9(P1) J15 IO_25_35 10(P1) W18 10_L22P_T3_34 1(P2) N17 IO_L23P_T3_34 2(P2) P15 IO_L24P_T3_34 3(P2) R19 IO_0_34 4(P2) W19 IO_L22N_T3_34 7(P2) P18 IO_L23N_T3_34 8(P2) P16 IO_L24N_T3_34 9(P2) T19 IO_25_34 10(P2) FX8 Connector 模块 FX8 扩展 I/O 输出的连接器电路如图所示, 该模块提供了 100 个有效逻辑 I/O 口以及 10 个处理系统 I/O 口输出, 其余管脚提供 5.0V 3.3V 以及 1.8V 的供电输出, 用户可以通过具有 FX8 的外设板进行功能的扩展表 12 FX8 接口与 FPGA 接口的连接关系 U1 FPGA Pin Schematic Net Name J5-J6 Pin Number T11 IO_L1P_T0_34 17(J5) T10 IO_L1N_T0_34 18(J5) T12 IO_L2P_T0_34 19(J5) Continued on next page 1.1. EES288 用户手册 13

18 表 1.1 continued from previous page U12 IO_L2N_T0_34 20(J5) U13 IO_L3P_T0_DQS_PUDC_B_34 21(J5) V13 IO_L3N_T0_DQS_PUDC_B_34 22(J5) V12 IO_L4P_T0_34 23(J5) W13 IO_L4N_TO_34 24(J5) T14 IO_L5P_TO_34 25(J5) T15 IO_L5N_TO_34 26(J5) P14 IO_L6P_TO_34 27(J5) R14 IO_L6N_TO_34 28(J5) Y16 IO_L7P_T1_34 29(J5) Y17 IO_L7N_T1_34 30(J5) W14 IO_L8P_T1_34 31(J5) Y14 IO_L8N_T1_34 32(J5) T16 IO_L9P_T1_34 33(J5) U17 IO_L9N_T1_34 34(J5) V15 IO_L10P_T1_34 35(J5) W15 IO_L10N_T1_34 36(J5) U14 IO_L11P_T1_SRCC_34 37(J5) U15 IO_L11N_T1_SRCC_34 38(J5) U18 IO_L12P_T1_MRCC_34 39(J5) U19 IO_L12N_T1_MRCC_34 40(J5) N18 IO_L13P_T2_MRCC_34 41(J5) P19 IO_L13N_T2_MRCC_34 42(J5) N20 IO_L14P_T2_SRCC_34 43(J5) P20 IO_L14N_T2_SRCC_34 44(J5) T20 IO_L15P_T2_DQS_34 45(J5) U20 IO_L15N_T2_DQS_34 46(J5) V20 IO_L16P_T2_34 47(J5) W20 IO_L16N_T2_34 48(J5) Y18 IO_L17P_T2_34 49(J5) Y19 IO_L17N_T2_34 50(J5) V16 IO_L18P_T2_34 51(J5) W16 IO_L18N_T2_34 52(J5) R16 IO_L19P_T3_34 53(J5) R17 IO_L19N_T3_34 54(J5) T17 IO_L20P_T3_34 55(J5) R18 IO_L20N_T3_34 56(J5) V17 IO_L21P_T3_DQS_34 57(J5) V18 IO_L21N_T3_DQS_34 58(J5) W18 IO_L22P_T3_34 59(J5) W19 IO_L22N_T3_34 60(J5) N17 IO_L23P_T3_34 61(J5) P18 IO_L23N_T3_34 62(J5) P15 IO_L24P_T3_34 63(J5) P16 IO_L24N_T3_34 64(J5) R19 IO_0_34 65(J5) T19 IO_25_34 66(J5) B13 PS_MIO50 74(J5) B9 PS_MIO51 76(J5) C20 IO_L1P_T0_ADDP_35 17(J6) Continued on next page 14 Chapter 1. 目录 :

19 表 1.1 continued from previous page B20 IO_L1N_T0_ADDP_35 18(J6) B19 IO_L2P_T0_AD8P_35 19(J6) A20 IO_L2N_T0_AD8N_35 20(J6) E17 IO_L3P_T0_DQS_AD1P_35 21(J6) D18 IO_L3N_T0_DQS_AD1N_35 22(J6) D19 IO_L4P_T0_35 23(J6) D20 IO_L4N_T0_35 24(J6) E18 IO_L5P_T0_AD9P_35 25(J6) E19 IO_L5N_TO_AD9N_35 26(J6) F16 IO_L6P_T0_35 27(J6) F17 IO_L6N_T0_35 28(J6) M19 IO_L7P_T1_AD2P_35 29(J6) M20 IO_L7N_T1_AD2N_35 30(J6) M17 IO_L18P_T1_AD10P_35 31(J6) M18 IO_L18N_T1_AD10P_35 32(J6) L19 IO_L9P_T1_DQS_AD3P_35 33(J6) L20 IO_L9NT1_DQS_AD3N_35 34(J6) K19 IO_L10P_T1_AD11P_35 35(J6) J19 IO_L10N_T1_AD11N_35 36(J6) L16 IO_L11P_T1_SRCC_35 37(J6) L17 IO_L11N_T1_SRCC_35 38(J6) K17 IO_L2P_T1_MRCC_35 39(J6) K18 IO_L2N_T1_MRCC_35 40(J6) H16 IO_L13P_T2_MRCC_35 41(J6) H17 IO_L13N_T2_MRCC_35 42(J6) J18 IO_L14P_T2_AD4P_SRCC_35 43(J6) H18 IO_L14N_T2_AD4N_SRCC_35 44(J6) F19 IO_L15P_T2_DQS_AD12P_35 45(J6) F20 IO_L15N_T2_DQS_AD12N_35 46(J6) G17 IO_L16P_T2_35 47(J6) G18 IO_L16N_T2_35 48(J6) J20 IO_L17P_T2_AD5P_35 49(J6) H20 IO_L17N_T2_AD5N_35 50(J6) G19 IO_L18P_T2_AD13P_35 51(J6) G20 IO_L18N_T2_AD13N_35 52(J6) H15 IO_L19P_T3_35 53(J6) G15 IO_L19N_T3_35 54(J6) K14 IO_L20P_T3_AD6P_35 55(J6) J14 IO_L20N_T3_AD6N_35 56(J6) N15 IO_L21P_T3_DQS_AD14P_35 57(J6) N16 IO_L21N_T3_DQS_AD14N_35 58(J6) L14 IO_L22P_T3_AD7P_35 59(J6) L15 IO_L22N_T3_AD7N_35 60(J6) M14 IO_L23P_T3_35 61(J6) M15 IO_L23N_T3_35 62(J6) K16 IO_L24P_T3_AD15P_35 63(J6) J16 IO_L24N_T3_AD15N_35 64(J6) G14 IO_0_35 65(J6) J15 IO_25_35 66(J6) C8 PS_MIO15 69(J6) Continued on next page 1.1. EES288 用户手册 15

20 表 1.1 continued from previous page C5 PS_MIO14 70(J6) E8 PS_MIO13 71(J6) D9 PS_MIO12 72(J6) C6 PS_MIO11 73(J6) E9 PS_MIO10 74(J6) B5 PS_MIO9 75(J6) D5 PS_MIO8 76(J6) EES353( 底板 ) 17.1 概述 EES-353 是依元素科技研制的可兼容基于 A7 的核心板 EES-303 的底板该底板具有 4 个 PMOD 接口,2 组 2 23p 的双排母接口用于 IO 功能扩展产品外观如下图所示对应的各功能接插件如下表所示 : 编号描述位号 1 2 个 FX8 接插件 J5 J6 2 4 个 PMOD 接口 P1 P2 P3 P4 3 2 个 2x23p 的排母 J7 J8 4 DC 电源输入接口 J3 5 microusb 接口供电 J1 EES353 和 EES288 配合使用示意图如下图所示 : 17.2 注意事项在 EES-353 的使用过程中, 要特别注意以下几点 : 工作电压不超过 5V, 以免烧坏 ; Fx8 PMOD 等所有接插件的部分 PIN 脚为电源和 GND, 使用时应避免短路造成核心板损坏 J1 的 microusb 可用于供电, 不可用于 USB 信号传输 17.3 与 ZYNQ 核心板互联时管脚信号对应连接关系 17.4 底板 EES353 的内部接口映射关系表 EES-353 的 J5 EES-353 的 J6 序号信号名序号信号名信号信号名 1 5.0V 2 5.0V 1 5.0V 3 5.0V 4 5.0V 3 5.0V 5 3.3V 6 NC 5 3.3V 7 3.3V 8 NC 7 3.3V 9 NC 10 NC 9 NC 11 NC 12 NC 11 NC 13 GND 14 GND 13 GND 16 Chapter 1. 目录 :

21 表 1.2 continued from previous page 15 GND 16 GND 15 GND 17 J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J J P J J P J J P J P P J P P P P P P P P P P P P P P P P P NC 67 P P NC 69 P NC 72 NC 71 NC 73 NC 74 NC 73 NC 75 NC 76 NC 75 NC 77 GND 78 GND 77 GND 79 GND 80 GND 79 GND 资料 EES288 资料包链接 :

22 图 1.15: 图 15 FX8 接口电路图

ZingOEM 平台硬件用户手册 Ver:1.1

ZingOEM 平台硬件用户手册 Ver:1.1 Ver:. 修订记录版本修订日期修订内容 0.9 0 年 9 月 7 日用户手册初始版本.0 0 年 0 月 0 日更新内容和统一格式. 0 年月 0 日修改内容和统一格式威视锐旗下品牌 http:// www.zynq.cn - - 目录修订记录...- - 产品概述...- 4 - 相关文档...- 5 - 结构框图...- 6-4 配套信息...- 7-5 开发板硬件资源...-