FPGA黑金开发平台用户手册

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1 ZYNQ7000 开发平台用户手册 AC7015 开发板

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3 目录文档版本控制... 2 ( 一 ) 简介... 4 ( 二 ) ZYNQ 芯片... 5 ( 三 ) DDR3 DRAM... 8 ( 四 ) QSPI Flash ( 五 ) emmc Flash ( 六 ) 时钟配置 ( 七 ) USB 转串口 ( 八 ) LED 灯 ( 九 ) 复位按键 ( 十 ) JTAG 接口 ( 十一 ) 拨码开关配置 ( 十二 ) 电源 ( 十三 ) 结构图 / 23

( 一 ) 简介 AC7015( 核心板型号, 下同 ) 核心板,ZYNQ 芯片是基于 XILINX 公司的 ZYNQ7000 系列的 XC7Z015-2CLG485I ZYNQ 芯片的 PS 系统集成了两个 ARM Cortex -A9 处理器, AMBA 互连, 内部存储器, 外部存储器接口和外设 ZYNQ 芯片的 FPGA 内部含有丰富的可编程逻辑单元,DSP 和内部 RAM

4 ( 一 ) 简介 AC7015( 核心板型号, 下同 ) 核心板,ZYNQ 芯片是基于 XILINX 公司的 ZYNQ7000 系列的 XC7Z015-2CLG485I ZYNQ 芯片的 PS 系统集成了两个 ARM Cortex -A9 处理器, AMBA 互连, 内部存储器, 外部存储器接口和外设 ZYNQ 芯片的 FPGA 内部含有丰富的可编程逻辑单元,DSP 和内部 RAM 这款核心板使用了 2 片 SK Hynix 公司的 H5TQ4G63AFR-PBI 这款 DDR3 芯片, 每片 DDR 的容量为 4Gbit;2 片 DDR 芯片组合成 32bit 的数据总线宽度,ZYNQ 和 DDR3 之间的读写数据时钟频率高达 533Mhz; 这样的配置, 可以满足系统的高带宽的数据处理的需求为了和底板连接, 这款核心板的 4 个板对板连接器扩展出了 PS 端的 USB 接口, 千兆以太网接口,SD 卡接口及其它剩余的 MIO 口 ; 也扩展出了 ZYNQ 的 4 对高速收发器 GTP 接口 ; 以及 PL 端的 BANK13, BAN34 和 BANK35 的几乎所有 IO 口 (84 个 ), 其中 BANK35 的 IO 的电平可以通过更换核心板上的 LDO 芯片来修改, 满足用户不用电平接口的要求对于需要大量 IO 的用户, 此核心板将是不错的选择而且 IO 连接部分,ZYNQ 芯片到接口之间走线做了等长和差分处理, 并且核心板尺寸仅为 60*60(mm), 对于二次开发来说, 非常适合 AC7015 核心板正面图芯驿电子科技 ( 上海 ) 有限公司 4 / 23

5 AC7015 核心板背面图 ( 二 ) ZYNQ 芯片开发板使用的是 Xilinx 公司的 Zynq7000 系列的芯片, 型号为 XC7Z015-2CLG485I 芯片的 PS 系统集成了两个 ARM Cortex -A9 处理器,AMBA 互连, 内部存储器, 外部存储器接口和外设这些外设主要包括 USB 总线接口, 以太网接口,SD/SDIO 接口,I2C 总线接口,CAN 总线接口,UART 接口,GPIO 等 PS 可以独立运行并在上电或复位下启动 ZYNQ7000 芯片的总体框图如图所示 5 / 23

图 2-2-1 ZYNQ7000 芯片的总体框图其中 PS 系统部分的主要参数如下 : - 基于 ARM 双核 CortexA9 的应用处理器,ARM-v7 架构高达 766MHz - 每个 CPU 32KB 1 级指令和数据缓存,512KB 2 级缓存 2 个 CPU 共享 - 片上 boot ROM 和 256KB 片内 RAM - 外部存储接口, 支持 16/32 bit DDR2

6 图 ZYNQ7000 芯片的总体框图其中 PS 系统部分的主要参数如下 : - 基于 ARM 双核 CortexA9 的应用处理器,ARM-v7 架构高达 766MHz - 每个 CPU 32KB 1 级指令和数据缓存,512KB 2 级缓存 2 个 CPU 共享 - 片上 boot ROM 和 256KB 片内 RAM - 外部存储接口, 支持 16/32 bit DDR2 DDR3 接口 - 两个千兆网卡支持 : 发散 - 聚集 DMA,GMII,RGMII,SGMII 接口 - 两个 USB2.0 OTG 接口, 每个最多支持 12 节点 - 两个 CAN2.0B 总线接口 - 两个 SD 卡 SDIO MMC 兼容控制器 - 2 个 SPI,2 个 UARTs,2 个 I2C 接口 - 4 组 32bit GPIO,54(32+22) 作为 PS 系统 IO,64 连接到 PL - PS 内和 PS 到 PL 的高带宽连接其中 PL 逻辑部分的主要参数如下 : - 逻辑单元 Logic Cells:74K; - 查找表 LUTs: 46,200 - 触发器 (flip-flops):92,400 - 乘法器 18x25MACCs:160; - Block RAM:3.3Mb; - 4 路高速 GTP 收发器, 支持 PCIE Gen2x4; 芯驿电子科技 ( 上海 ) 有限公司 6 / 23

8mm,ZYNQ7000 系列的具体的芯片型号定义如下图 2-2-2 所示图 2-2-2 ZYNQ 型号命名规则定义图

7 - 2 个 AD 转换器, 可以测量片上电压温度感应和高达 17 外部差分输入通道,1MBPS XC7Z015-2CLG485I 芯片的速度等级为 -2, 工业级, 封装为 BGA484, 引脚间距为 0.8mm,ZYNQ7000 系列的具体的芯片型号定义如下图所示图 ZYNQ 型号命名规则定义图为开发板所用的 XC7Z015 芯片实物图图 XC7Z015 芯片实物 7 / 23

8 ( 三 ) DDR3 DRAM AC7015 核心板上配有两片 SK Hynix 公司的 DDR3 SDRAM 芯片 ( 共计 1GB), 型号为 H5TQ4G63AFR-PBI DDR3 SDRAM 的总线宽度共为 32bit DDR3 SDRAM 的最高运行速度可达 533MHz( 数据速率 1066Mbps) 该 DDR3 存储系统直接连接到了 ZYNQ 处理系统 (PS) 的 BANK 502 的存储器接口上 DDR3 SDRAM 的具体配置如下表所示表 5-1 DDR3 SDRAM 配置位号芯片型号容量厂家 U5,U6 H5TQ4G63AFR-PBI 256M x 16bit SK Hynix DDR3 的硬件设计需要严格考虑信号完整性, 我们在电路设计和 PCB 设计的时候已经充分考虑了匹配电阻 / 终端电阻, 走线阻抗控制, 走线等长控制, 保证 DDR3 的高速稳定的工作 DDR3 DRAM 的硬件连接方式如图所示 : U34 U5 ZYNQ BANK 502 数据高 16 位地址线控制线 DDR3 (H5TQ4G63AFR -PBI) U6 数据低 16 位 DDR3 (H5TQ4G63AFR -PBI) 图 DDR3 DRAM 原理图部分图为 DDR3 DRAM 实物图芯驿电子科技 ( 上海 ) 有限公司 8 / 23

图 2-3-2 DDR3 DRAM 实物图 DDR3 DRAM 引脚分配 : 信号名称 ZYNQ 引脚名 ZYNQ 引脚号 DDR3_DQS0_P PS_DDR_DQS_P0_502 C21 DDR3_DQS0_N PS_DDR_DQS_N0_502 D21 DDR3_DQS1_P PS_DDR_DQS_P1_502 H21 DDR3_DQS1_N PS_DDR_DQS_N1_502 J21

9 图 DDR3 DRAM 实物图 DDR3 DRAM 引脚分配 : 信号名称 ZYNQ 引脚名 ZYNQ 引脚号 DDR3_DQS0_P PS_DDR_DQS_P0_502 C21 DDR3_DQS0_N PS_DDR_DQS_N0_502 D21 DDR3_DQS1_P PS_DDR_DQS_P1_502 H21 DDR3_DQS1_N PS_DDR_DQS_N1_502 J21 DDR3_DQS2_P PS_DDR_DQS_P2_502 N21 DDR3_DQS2_N PS_DDR_DQS_N2_502 P21 DDR3_DQS3_P PS_DDR_DQS_P3_502 V21 DDR3_DQS4_N PS_DDR_DQS_N3_502 W21 DDR3_D0 PS_DDR_DQ0_502 D22 DDR3_D1 PS_DDR_DQ1_502 C20 DDR3_D2 PS_DDR_DQ2_502 B21 DDR3_D3 PS_DDR_DQ3_502 D20 DDR3_D4 PS_DDR_DQ4_502 E20 DDR3_D5 PS_DDR_DQ5_502 E22 DDR3_D6 PS_DDR_DQ6_502 F21 DDR3_D7 PS_DDR_DQ7_502 F22 DDR3_D8 PS_DDR_DQ8_502 G21 9 / 23

10 DDR3_D9 PS_DDR_DQ9_502 G22 DDR3_D10 PS_DDR_DQ10_502 L22 DDR3_D11 PS_DDR_DQ11_502 L21 DDR3_D12 PS_DDR_DQ12_502 L20 DDR3_D13 PS_DDR_DQ13_502 K22 DDR3_D14 PS_DDR_DQ14_502 J22 DDR3_D15 PS_DDR_DQ15_502 K20 DDR3_D16 PS_DDR_DQ16_502 M22 DDR3_D17 PS_DDR_DQ17_502 T20 DDR3_D18 PS_DDR_DQ18_502 N20 DDR3_D19 PS_DDR_DQ19_502 T22 DDR3_D20 PS_DDR_DQ20_502 R20 DDR3_D21 PS_DDR_DQ21_502 T21 DDR3_D22 PS_DDR_DQ22_502 M21 DDR3_D23 PS_DDR_DQ23_502 R22 DDR3_D24 PS_DDR_DQ24_502 Y20 DDR3_D25 PS_DDR_DQ25_502 U22 DDR3_D26 PS_DDR_DQ26_502 AA22 DDR3_D27 PS_DDR_DQ27_502 U21 DDR3_D28 PS_DDR_DQ28_502 W22 DDR3_D29 PS_DDR_DQ29_502 W20 DDR3_D30 PS_DDR_DQ30_502 V20 DDR3_D31 PS_DDR_DQ31_502 Y22 DDR3_DM0 PS_DDR_DM0_502 B22 DDR3_DM1 PS_DDR_DM1_502 H20 DDR3_DM2 PS_DDR_DM2_502 P22 DDR3_DM3 PS_DDR_DM3_502 AA21 DDR3_A0 PS_DDR_A0_502 M19 DDR3_A1 PS_DDR_A1_502 M18 DDR3_A2 PS_DDR_A2_502 K19 DDR3_A3 PS_DDR_A3_502 L19 DDR3_A4 PS_DDR_A4_502 K17 芯驿电子科技 ( 上海 ) 有限公司 10 / 23

11 DDR3_A5 PS_DDR_A5_502 K18 DDR3_A6 PS_DDR_A6_502 J16 DDR3_A7 PS_DDR_A7_502 J17 DDR3_A8 PS_DDR_A8_502 J18 DDR3_A9 PS_DDR_A9_502 H18 DDR3_A10 PS_DDR_A10_502 J20 DDR3_A11 PS_DDR_A11_502 G18 DDR3_A12 PS_DDR_A12_502 H19 DDR3_A13 PS_DDR_A13_502 F19 DDR3_A14 PS_DDR_A14_502 G19 DDR3_BA0 PS_DDR_BA0_502 L16 DDR3_BA1 PS_DDR_BA1_502 L17 DDR3_BA2 PS_DDR_BA2_502 M17 DDR3_S0 PS_DDR_CS_B_502 P17 DDR3_RAS PS_DDR_RAS_B_502 R18 DDR3_CAS PS_DDR_CAS_B_502 P20 DDR3_WE PS_DDR_WE_B_502 R19 DDR3_ODT PS_DDR_ODT_502 P18 DDR3_RESET PS_DDR_DRST_B_502 F20 DDR3_CLK0_P PS_DDR_CKP_502 N19 DDR3_CLK0_N PS_DDR_CKN_502 N18 DDR3_CKE PS_DDR_CKE_502 T19 ( 四 ) QSPI Flash 核心板配有一片 256MBit 大小的 Quad-SPI FLASH 芯片, 型号为 W25Q256FVEI, 它使用 3.3V CMOS 电压标准由于 QSPI FLASH 的非易失特性, 在使用中, 它可以作为系统的启动设备来存储系统的启动镜像这些镜像主要包括 FPGA 的 bit 文件 ARM 的应用程序代码以及其它的用户数据文件 QSPI FLASH 的具体型号和相关参数见表位号芯片类型容量厂家 U7 W25Q256FVEI 32M Byte Winbond 表 QSPI Flash 的型号和参数 11 / 23

QSPI FLASH 连接到 ZYNQ 芯片的 PS 部分 BANK500 的 GPIO 口上, 在系统设计中需要配置这些 PS 端的 GPIO 口功能为 QSPI FLASH 接口为图 2-4-1 为 QSPI Flash 在原理图中的部分 U34 QSPI_CS U7 ZYNQ BANK 500 QSPI_SCK QSPI_D0~QSPI_D3 QSPI FLASH

12 QSPI FLASH 连接到 ZYNQ 芯片的 PS 部分 BANK500 的 GPIO 口上, 在系统设计中需要配置这些 PS 端的 GPIO 口功能为 QSPI FLASH 接口为图为 QSPI Flash 在原理图中的部分 U34 QSPI_CS U7 ZYNQ BANK 500 QSPI_SCK QSPI_D0~QSPI_D3 QSPI FLASH (W25Q256F) 图 QSPI Flash 连接示意图图为 QSPI Flash 的实物图为 QSPI Flash 的实物图配置芯片引脚分配 : 信号名称 ZYNQ 引脚名 ZYNQ 引脚号 QSPI_SCK PS_MIO6_500 A19 QSPI_CS PS_MIO1_500 A22 芯驿电子科技 ( 上海 ) 有限公司 12 / 23

13 QSPI_D0 PS_MIO2_500 A21 QSPI_D1 PS_MIO3_500 F17 QSPI_D2 PS_MIO4_500 E19 QSPI_D3 PS_MIO5_500 A20 ( 五 ) emmc Flash 核心板配有一片大容量的 8GB 大小的 emmc FLASH 芯片, 型号为 THGBMFG6C1LBAIL, 它支持 JEDEC e-mmc V5.0 标准的 HS-MMC 接口, 电平支持 1.8V 或者 3.3V emmc FLASH 和 ZYNQ 连接的数据宽度为 4bit 由于 emmc FLASH 的大容量和非易失特性, 在 ZYNQ 系统使用中, 它可以作为系统大容量的存储设备, 比如存储 ARM 的应用程序系统文件以及其它的用户数据文件 emmc FLASH 的具体型号和相关参数见表位号芯片类型容量厂家 U33 THGBMFG6C1LBAIL 8G Byte TOSHIBA 表 emmc Flash 的型号和参数 emmc FLASH 连接到 ZYNQ 芯片的 PS 部分 BANK501 的 GPIO 口上, 在系统设计中需要配置这些 PS 端的 GPIO 口功能为 SD 接口为图为 emmc Flash 在原理图中的部分 U1 MMC_CCLK U33 ZYNQ BANK 501 MMC_CMD MMC_DAT0~MMC_DAT3 emmc (THGBMFG8C2 LBAIL) 图 emmc Flash 连接示意图图为 emmc Flash 的实物图 13 / 23

2-5-2 为 emmc Flash 的实物图配置芯片引脚分配 : 信号名称 ZYNQ 引脚名 ZYNQ 引脚号 MMC_CCLK PS_MIO48_501 D12 MMC_CMD PS_MIO47_501 B13 MMC_D0 PS_MIO46_501 D11 MMC_D1 PS_MIO49_501 C9 MMC_D2 PS_MIO50_501 D10 MMC_D3 PS_MIO51_501

14 2-5-2 为 emmc Flash 的实物图配置芯片引脚分配 : 信号名称 ZYNQ 引脚名 ZYNQ 引脚号 MMC_CCLK PS_MIO48_501 D12 MMC_CMD PS_MIO47_501 B13 MMC_D0 PS_MIO46_501 D11 MMC_D1 PS_MIO49_501 C9 MMC_D2 PS_MIO50_501 D10 MMC_D3 PS_MIO51_501 C13 ( 六 ) 时钟配置 AC7015 核心板上分别为 PS 系统和 PL 逻辑部分提供了有源时钟, 使 PS 系统和 PL 逻辑可以单独工作 PS 系统时钟源 ZYNQ 芯片通过开发板上的 X1 晶振为 PS 部分提供 MHz 的时钟输入时钟的输入连接到 ZYNQ 芯片的 BANK500 的 PS_CLK_500 的管脚上其原理图如图所示 : 芯驿电子科技 ( 上海 ) 有限公司 14 / 23

图 2-6-1 PS 部分的有源晶振图 2-6-2 为有源晶振实物图图 2-6-2 33.333Mhz 有源晶振实物图时钟引脚分配 : 信号名称 PS_GCLK ZYNQ 引脚 F16 4.

15 图 PS 部分的有源晶振图为有源晶振实物图图 Mhz 有源晶振实物图时钟引脚分配 : 信号名称 PS_GCLK ZYNQ 引脚 F PL 系统时钟源 AC7015 核心板上提供了单端 50MHz 的 PL 系统时钟源,3.3V 供电晶振输出连接到 FPGA BANK13 的全局时钟 (MRCC), 这个 GCLK 可以用来驱动 FPGA 内的用户逻辑电路该时钟源的原理图如图所示 15 / 23

图 2-6-3 PL 系统时钟源图 2-6-4 为有源晶振 50MHz 的实物图图 2-6-4 50Mhz 有源晶振实物图 PL 时钟引脚分配 : 信号名称 PL_GCLK ZYNQ 引脚 Y14 ( 七 ) USB 转串口为了 AC7015 核心板单独工作和调试, 我们为核心板配备了一个 Uart 转 USB 接口

16 图 PL 系统时钟源图为有源晶振 50MHz 的实物图图 Mhz 有源晶振实物图 PL 时钟引脚分配 : 信号名称 PL_GCLK ZYNQ 引脚 Y14 ( 七 ) USB 转串口为了 AC7015 核心板单独工作和调试, 我们为核心板配备了一个 Uart 转 USB 接口用于核心板单独供电和调试转换芯片采用 Silicon Labs CP2102GM 的 USB-UAR 芯片, USB 接口采用 MINI USB 接口, 可以用一根 USB 线将它连接到上 PC 的 USB 口进行核心板的单独供电和串口数据通信 USB Uart 电路设计的示意图如下图所示 : 芯驿电子科技 ( 上海 ) 有限公司 16 / 23

U1 ZYNQ UART_TXD BANK 500 UART_RXD RXD TXD U13 UART-USB (CP2102-GM) VBUS REGIN D+/- J2 Micro USB 下图为 USB 转串口的实物图 2-7-1 USB 转串口示意图 2-7-2 USB 转串口实物图

个红色 LED 灯, 其中 1 个是电源指示灯 (PWR),1 个是配置 LED 灯 (DONE),2 个是用户 LED 灯 (LED1~LED2) 当核心板供电后, 电源指示灯会亮起 ; 当 FPGA 配置程序后, 配置 LED 灯会亮起 2 个用户 LED 灯一个连接到 PS 的 MIO

17 U1 ZYNQ UART_TXD BANK 500 UART_RXD RXD TXD U13 UART-USB (CP2102-GM) VBUS REGIN D+/- J2 Micro USB 下图为 USB 转串口的实物图 USB 转串口示意图 USB 转串口实物图 UART 转串口的 ZYNQ 引脚分配 : 信号名称 ZYNQ 引脚名 ZYNQ 引脚号备注 UART_RXD PS_MIO14_500 B17 Uart 数据输入 UART_TXD PS_MIO15_500 E17 Uart 数据输出 ( 八 ) LED 灯 AC7015 核心板上有 4 个红色 LED 灯, 其中 1 个是电源指示灯 (PWR),1 个是配置 LED 灯 (DONE),2 个是用户 LED 灯 (LED1~LED2) 当核心板供电后, 电源指示灯会亮起 ; 当 FPGA 配置程序后, 配置 LED 灯会亮起 2 个用户 LED 灯一个连接到 PS 的 MIO 上, 一个连接到 PL 的 IO 上, 用户可以通过程序来控制亮和灭, 当连接用户 LED 灯的 IO 电压为高时, 用户 LED 灯熄灭, 当连接 IO 电压为低时, 用户 LED 会被点亮 LED 灯硬件连接的示意图如图所示 : 17 / 23

U1 3.3V 3.3V 3.3V LED1 LED2 PWR ZYNQ BANK 500 BANK 13 3.

18 U1 3.3V 3.3V 3.3V LED1 LED2 PWR ZYNQ BANK 500 BANK V BANK 0 DONE 图核心板 LED 灯硬件连接示意图图为核心板上的 LED 灯实物图图核心板的 LED 灯实物图芯驿电子科技 ( 上海 ) 有限公司 18 / 23

19 用户 LED 灯的引脚分配信号名称 ZYNQ 引脚名 ZYNQ 管脚号备注 MIO0_LED PS_MIO0_500 G17 用户 LED1 灯 PL_LED IO_0_13 T16 用户 LED2 灯 ( 九 ) 复位按键 AC7015 核心板上有一个复位按键 RESET 和电路, 复位信号连接到 ZYNQ 芯片 PS 复位管脚上, 用户可以使用这个复位按键来复位 ZYNQ 系统复位按键按下, 复位芯片会产生低电平的复位信号给 ZYNQ 芯片复位按键和复位芯片连接的示意图如图所示 : U1 U3 ZYNQ BANK 500 PS_POR_B 复位芯片 (TCM811) RESET 图复位按键连接示意图图为复位按键和复位电路的实物图图复位按键实物图复位按键的 ZYNQ 管脚分配信号名称 ZYNQ 引脚名 ZYNQ 引脚号备注 PS_POR_B PS_POR_B_500 B18 ZYNQ 系统复位信号 ( 十 ) JTAG 接口在 AC7015 核心板上我们也预留了 JTAG 的测试座 J1, 用来核心板单独 JTAG 下载和调试, 19 / 23

图 2-10-1 就是 JTAG 口的原理图部分, 其中涉及到 TMS,TDI,TDO,TCK,GND,+3.

54mm 间距的单排测试孔, 用户如果需要在核心板上用 JTAG 连接调试的话, 需要焊接 6 针的单排排针图 2-10-2 为 JTAG 接口在开发板上的实物图图 2-10-2

这三种启动模式分别是 JTAG 调试模式, QSPI FLASH 和 SD 卡启动模式 XC7Z015 芯片上电后会检测响应 MIO 口 (MIO5 和 MIO4)

20 图就是 JTAG 口的原理图部分, 其中涉及到 TMS,TDI,TDO,TCK,GND,+3.3V 这六个信号图核心板原理图中 JTAG 接口部分核心板上 JTAG 接口 J1 采用 6 针的 2.54mm 间距的单排测试孔, 用户如果需要在核心板上用 JTAG 连接调试的话, 需要焊接 6 针的单排排针图为 JTAG 接口在开发板上的实物图图 JTAG 接口实物图 ( 十一 ) 拨码开关配置 AC7015 核心板上有一个 2 位的拨码开关 SW1 用来配置 ZYNQ 系统的启动模式 AC7015 系统开发平台支持三种启动模式这三种启动模式分别是 JTAG 调试模式, QSPI FLASH 和 SD 卡启动模式 XC7Z015 芯片上电后会检测响应 MIO 口 (MIO5 和 MIO4) 的电平来决定那种启动模式用户可以通过核心板上的拨码开关 SW1 来选择不同的启动模式 SW1 启动模式配置如下表所示 SW1 拨码位置 (1,2) MIO5,MIO4 电平启动模式 ON ON 0 0 JTAG OFF OFF 1 1 SD 卡 OFF ON 1 0 QSPI FLASH 芯驿电子科技 ( 上海 ) 有限公司 20 / 23

21 表 SW1 启动模式配置 ( 十二 ) 电源 AC7015 核心板供电电压为 DC5V, 单独使用时通过 Mini USB 接口供电, 连接底板时通过底板供电, 请注意不要 Mini USB 和底板同时供电, 以免造成损坏板上的电源设计示意图如下图所示 : U18 Mini USB +5V TPS V/5A U9 CON1 TLV62130R GT 1.8V/3A U10 TLV62130R GT U32 TPS V/3A VTT VREF U11 TLV62130R GT 0R(R74) 3.3V/3A U12 SPX3819M5-2-5 VCCIO/0.5A 0R(R79) R79 默认不安装 VCCIO35/0.5A 图原理图中电源接口部分开发板通过 +5V 供电, 通过四路 DC/DC 电源芯片 TPS54620 和 TLV62130RGT 转化成 +1.0V,+1.8V,+1.5V,+3.3V 四路电源,+1.0V 输出电流可高达 5A, 其它 3 路电源电流为 3A 另外通过一路 LDO SPX3819M5-2-5 产生 VCCIO 2.5V 电源,VCCIO 2.5V 电源主要是预留给 FPGA 的 BANK35 的 BANK 电源, 用户可以通过 2 个 0 欧姆电阻 (R74,R79) 来选择 BANK35 的电源默认开发板上 R74 是安装的,R79 的电阻是不安装的, 所以 BANK35 的电源是 +3.3V 的用户可以通过更换电阻, 使得 BANK35 的 IO 输入输出为 2.5V 的电压标准 1.5V 通过 TI 的 TPS51200 生成 DDR3 需要的 VTT 和 VREF 电压各个电源分配的功能如下 21 / 23

22 表所示 : 电源 +1.0V +1.8V +3.3V +1.5V VREF, VTT(+0.75V) VCCIO(+2.5V) 功能 ZYNQ PS 和 PL 部分的内核电压 ZYNQ PS 和 PL 部分辅助电压,BANK501 IO 电压,eMMC ZYNQ Bank0,Bank500,Bank13, Bank34 的 VCCIO, QSIP FLASH, Clock 晶振 DDR3, ZYNQ Bank501 DDR3 预留为 ZYNQ Bank35 因为 ZYNQ FPGA 的电源有上电顺序的要求, 在电路设计中, 我们已经按照芯片的电源要求设计, 上电依次为 +1.0V->+1.8V->(+1.5 V +3.3V VCCIO) 的电路设计, 保证芯片的正常工作 AC7015 核心板的电源电路在板上的分别实物图所下图所示芯驿电子科技 ( 上海 ) 有限公司 22 / 23

23 核心板电源部分实物图 ( 十三 ) 结构图正面图 (Top View) 23 / 23

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ARTIX-7 FPGA开发平台用户手册 Spartan7 FPGA 核心板用户手册 AC7050 REV 1.0 版芯驿电子科技 ( 上海 ) 有限公司黑金动力社区目录 ( 一 ) 简介... 3 ( 二 ) FPGA... 4 ( 三 ) 有源晶振... 6 ( 四 ) DDR3... 7 ( 五 ) QSPI Flash... 11 ( 六 ) LED 灯... 13 ( 七 ) JTAG 接口... 14 ( 八 ) 电源接口...

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