NiOS II SOPC 嵌入式系统基础教程

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儒娄
5 years ago
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1 第 4 章 Nios II 外围设备

2 主要内容本章介绍了 Nios II 处理器常用外围设备 (Peripherals) 内核的特点配置以及软件编程, 以便使用这些外设定制 Nios II 系统时查阅这些外设都是以 IP 核的形式提供给用户的, 用户可以根据实际需要把这些 IP 核集成到 Nios II 系统中去主要介绍 : 硬件结构 ; 内核的特性核接口 ; SOPC Builder 中各内核的配置选项 ; 软件编程

3 第 4 章目录 4.1 并行输入 / 输出 (PIO) 内核 4.2 SDRAM 控制器内核 4.3 CFI( 通用 Flash) 控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带 Avalon 接口的互斥内核 4.11 带 Avalon 接口的邮箱内核 4.12 System ID 内核

4 第 4 章目录 4.1 并行输入 / 输出 (PIO) 内核 4.2 SDRAM 控制器内核 4.3 CFI( 通用 Flash) 控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带 Avalon 接口的互斥内核 4.11 带 Avalon 接口的邮箱内核 4.12 System ID 内核

5 4.1 并行输入 / 输出内核 1 并行输入 / 输出内核 (PIO 内核 ) 提供 Avalon 从控制器端口到 2 通用 I/O 口间的存储器映射接口 PIO 内核提供简单的 I/O 访问用户逻辑或外部设备, 例如 : 控制 LED 读取开关量控制显示设备配置并且与片外设备通信说明 : 1. SOPC Builder 中提供了 PIO 内核, 可以很容易将 PIO 内核集成到 SOPC Builder 生成的系统中 2. 通用 I/O 端口既连接到片内逻辑又连接到外部设备的 FPGA I/O 管脚

6 4.1 并行输入 / 输出内核 PIO 内核简介每个 Avalon 接口的 PIO 内核可提供 32 个 I/O 端口且端口数 Nios II 系统 PIO 内核寄存器 CPU 通过寄存器控制 I/O 端口行为可设置, 用户可以添加一个或多个 PIO 内核 CPU 通过 I/O 寄存 CPU 器控制 I/O 端口的行为 I/O 口可以配置为输入输出和三态, 还内核 PIO 内核 Pio[7] Pio[6] Pio[5] Pio[4] Pio[3] Pio[2] Pio[1] Pio[0] Pio[31] Pio[30] Pio[29] 端口数可设置可以用来检测电平事件和边沿事 PIO 内核最多 32 个 I/O 端口 Pio[3] Pio[2] 件 PIO 内核结构框图 Pio[1] Pio[0]

7 4.1 并行输入 / 输出内核 PIO 内核寄存器描述偏移量寄存器名称 R/W (n-1) 数据寄存器 1 1 方向寄存器 2 中断屏蔽寄存器读访问 R 读入输入引脚上的逻辑电平值写访问 W 向 PIO 输出口写入新值 1 R/W R/W 控制每个 I/O 口的输入输出方向 0: 输入 ;1: 输出使能或禁止每个输入端口的中断请求 (IRQ) 1: 中断使能 ;0: 禁止中断 3 边沿捕获寄存器 12 R/W 当边沿事件发生时对应位置 1 注 : 1 该寄存器是否存在取决于硬件的配置如果该寄存器不存在, 那么读寄存器将返回未定义的值, 写寄存器无效 2 写任意值到边沿捕获寄存器将清除所有位为 0

8 - PIO 内核配置选项双击 4.1 并行输入 / 输出内核

9 - PIO 内核配置选项 4.1 并行输入 / 输出内核 I/O 口宽度 : 可设置为 1~32 的任何整数值 Direction Bidirectional(tri-state) ports Input ports only Output ports only Both input and output ports 中文描述双向 ( 三态 ) 端口仅为输入端口仅为输出端口输入和输出端口 Basic Settings 选项卡

10 - PIO 内核配置选项 4.1 并行输入 / 输出内核 Direction Bidirectional(tri-state) ports Input ports only Output ports only Both input and output ports 中文描述双向 ( 三态 ) 端口仅为输入端口仅为输出端口输入和输出端口 Basic Settings 选项卡

11 4.1 并行输入 / 输出内核 PIO 内核寄存器描述偏移量寄存器名称 R/W (n-1) 数据寄存器 1 方向寄存器 R/W 2 中断屏蔽寄存器 R/W 读访问 R 读入输入引脚上的逻辑电平值写访问 W 向 PIO 输出口写入新值控制每个 I/O 口的输入输出方向 0: 输入 ;1: 输出使能或禁止每个输入端口的中断请求 (IRQ) 1: 中断使能 ;0: 禁止中断 3 边沿捕获寄存器 R/W 当边沿事件发生时对应位置 1

12 - PIO 内核配置选项 4.1 并行输入 / 输出内核 Rising Edge: 上升沿 Falling Edge: 下降沿 Either Edge: 上升或下降沿说明 : 当指定类型的边沿在输入端口出现时, 边沿捕获寄存器边沿捕获寄存器对应位置 1 Level: 输入为高电平且中断使能, 则 PIO 内核产生一个 IRQ 中断寄存器 Edge: 边沿捕获寄存器相应位为 1 且中断使能, 则 PIO 内核产生一个 IRQ 说明 : 中断只有高电平中断, 如果希望低电平时中断, 则需在该 I/O 输入引脚前加一个非门 Input Options 选项卡

13 4.1 并行输入 / 输出内核 PIO 内核寄存器描述偏移量寄存器名称 R/W (n-1) 数据寄存器 1 方向寄存器 R/W 2 中断屏蔽寄存器 R/W 读访问 R 读入输入引脚上的逻辑电平值写访问 W 向 PIO 输出口写入新值控制每个 I/O 口的输入输出方向 0: 输入 ;1: 输出使能或禁止每个输入端口的中断请求 (IRQ) 1: 中断使能 ;0: 禁止中断 3 边沿捕获寄存器 R/W 当边沿事件发生时对应位置 1

14 - PIO 内核配置选项 4.1 并行输入 / 输出内核当需要对外设进行仿真时, 要设置 simulation 选项卡 Simulation 选项卡

15 4.1 并行输入 / 输出内核软件编程 PIO 内核提供了对硬件进行寄存器级访问的文件 altera_avalon_pio_regs.h 该文件定义了内核的寄存器映射并提供硬件设备访问宏定义可通过阅读上述文件以熟悉 PIO 设备的软件访问方法, 但不应该修改文件

16 第 4 章目录 4.1 并行输入 / 输出 (PIO) 内核 4.2 SDRAM 控制器内核 4.3 CFI( 通用 Flash) 控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带 Avalon 接口的互斥内核 4.11 带 Avalon 接口的邮箱内核 4.12 System ID 内核

17 4.5 定时器内核定时器是一种非常重要的外围设备它可以作为系统的周期性时钟源 ; 也可以作为一个计时器, 测定事件发生的时间 ; 还可以对外输出周期性脉冲或作为一条监管系统正常运行的看门狗

18 4.5 定时器内核定时器内核综述定时器是挂载在 Avanlon 总线上的 32 位定时器, 特性如下 : 两种计数模式 : 单次减 1 和连续减 1 计数模式定时器到达 0 时产生中断请求 (IRQ); 可选择设定为看门狗定时器, 计数到达 0 时复位系统 ; 可选择输出周期性脉冲, 在定时器计数到达 0 时输出脉冲 ; 可由软件启动停止或复位定时器 ; 可由软件使能或屏蔽定时器中断

19 4.5 定时器内核定时器内核综述寄存器文件数据总线 Status Control Periodh Avanlon 总线从机接口到内核逻辑地址总线 Periodl Snaph Snapl 计数器 IRQ Reset 控制逻辑 Timeout pulse ( 看门狗 ) 定时器内核结构框图定时器的计数值由 Periodh 和 Periodl 寄存器装入 ; 每个时刻的计数值可由 Snaph 和 Snapl 寄存器读出定时器可以输出中断请求信号 (IRQ) 和看门狗复位信号 (Reset) 到片内逻辑, 还可以输出周期脉冲 (Timeout Pulse) 到片外状态 (Status) 寄存器和控制 (Control) 寄存器分别提供状态信息和控制信息

20 4.5 定时器内核定时器内核综述定时器可进行的基本操作如下所述 : Nios II 处理器通过对控制寄存器执行不同的写操作来控制 : 启动和停止定时器使能 / 禁能中断请求信号 (IRQ) 指定单次减 1 计数或连续减 1 计数模式处理器读状态寄存器获取当前定时器的运行信息处理器可通过写数据到 periodl 和 periodh 寄存器来设定定时器周期

21 4.5 定时器内核定时器内核综述定时器可进行的基本操作如下所述 : 内部计数器计数减到 0, 立即从周期寄存器开始重新装载处理器可以通过读 snapl 或 snaph 获取计数器的当前值当计数器计数到达 0 时 : 如果 IRQ 被使能, 则产生一个 IRQ ( 可选的 ) 脉冲发生器输出有效持续一个时钟周期 ( 可选的 ) 看门狗输出复位系统

22 4.5 定时器内核定时器寄存器描述定时器内有 6 个用户可以访问的 16 位寄存器下表给出了寄存器映射和相关信息偏移量名称 R/W 位描述 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超时周期 -1( 位 15..0) 3 periodh RW 超时周期 -1( 位 ) 4 snapl RW 计数器快照 ( 位 15..0) 5 snaph RW 计数器快照 ( 位 ) 注 :* 表示该位保留, 读取值未定义定时器寄存器

23 定时器寄存器描述 1. 状态寄存器 ( 有 2 个定义位 ) 4.5 定时器内核位描述偏移量名称 R/W status R/W * RUN TO 位名称读 / 写 / 清除描述 0 TO R/C 当内部计数器减到 0 时,TO(Timeout) 位被置为 1 一旦发生 timeout 事件, TO 位保持置位状态一直到被主控制器清除向 TO 位写 0 既可清除置位状态 1 RUN R 当内部计数器运行时,RUN 位为 1; 否则该位为 0 对 RUN 位的写操作无效

24 定时器寄存器描述 2. 控制寄存器 ( 有 4 个定义位 ) 偏移量名称 R/W 4.5 定时器内核位描述 control RW * STOP START CONT ITO 位名称读 / 写 / 清除描述 0 ITO R/W 如果 ITO 位为 1, 则使能定时器中断 ; 如果 ITO 位为 0, 则屏蔽定时器中断 1 CONT R/W CONT( 连续方式 ) 位决定内部计数器减到 0 时的操作如果 CONT 位为 1, 则计数器连续运行, 直到用 stop 信号将其停止如果 CONT 位为 0, 则计数器在减到 0 后停止当计数器减到 0 时, 不管 CONT 位的值如何, 都会自动装载 periodl 和 periodh 寄存器中的 32 位计数值 2 START W 写 1 到 START 位启动内部计数器运行 ( 减 1 计数 ), 写 0 到 START 位无效 3 STOP W 写 1 到 STOP 位停止内部计数器, 写 0 到 STOP 位无效如果定时器硬件配置为关闭 START/STOP control bits, 则写 STOP 位无效注 : 同时向 START 位和 STOP 位写 1 将产生不可预知的结果

25 定时器寄存器描述 3. periodl 和 periodh 寄存器偏移量名称 R/W 4.5 定时器内核位描述 periodl RW 超时周期 -1( 位 15..0) 3 periodh RW 超时周期 -1( 位 ) periodl 和 periodh 寄存器一起存储超时周期的计数值 periodl 保存低 16 位,periodh 保存高 16 位当以下任意一种情况发生时, 保存在 periodl 和 periodh 中的 32 位值会装载到内部计数器中 : 对 periodl 或 periodh 寄存器进行写操作 ; 内部计数器减到 0 定时器的实际周期是 periodl 和 periodh 寄存器的值加 1, 因为内部计数器减到 0 时, 也需要一个时钟周期写 periodl 或 periodh 停止内部计数器, 当硬件配置为关闭 START/STOP control bits 时除外如果 START/STOP control bits 选项关闭, 那么写任一寄存器都不会停止计数器当硬件配置为禁止 Writeable period 时, 写 periodl 或 periodh 寄存器会使计数器复位为系统生成时指定的 Timeout Period

26 定时器寄存器描述 4. snapl 和 snaph 寄存器偏移量名称 R/W 4.5 定时器内核位描述 snapl RW 计数器快照 ( 位 15..0) 5 snaph RW 计数器快照 ( 位 ) 可通过对 snapl 和 snaph 寄存器的读操作来获得 32 位内部计数器的当前值当对 snapl 和 snaph 执行读操作时, 计数器的当前值会被复制到 snapl 和 snaph 中, 不管计数器是否正在运行, 这个过程都会执行, 并且不改变内部计数器的运行状态 snapl 保存被复制值的低 16 位, snaph 保存高 16 位

27 定时器寄存器描述 5. 中断操作 4.5 定时器内核只要内部计数器减到 0 且控制寄存器的 ITO 位设为 1, 定时器内核就会产生 IRQ 用户要用以下的任意一种方式答应 IRQ: 清除状态寄存器的 TO 位, 等待下一个超时事件的发生 ; 通过将控制寄存器的 ITO 位清零来禁止中断

28 - 定时器内核配置选项 4.5 定时器内核 Timeout Period, 用于设置 periodl 和 periodh 寄存器的初始值, 这个初始值根据系统输入时钟频率和 Initial Period 中的设定值计算获得当使能 Writeable period 设置时, 处理器可通过写 periodl 和 periodh 改变周期的值当 Writeable period 设置关闭时, 周期固定且不能在运行时修改 Initial Period, 用于预设硬件生成后的定时器周期, 如果不用软件更改的话, 那么定时器将按照这个周期产生 timeout 事件定时器配置选项页

29 - 定时器内核配置选项 4.5 定时器内核 Preset Configurations: 可选择的预定义的硬件配置简单的周期中断 (Simple periodic interrupt), 用于仅要求周期性 IRQ 发生器的系统固定周期且不能停止定时器, 但可以禁止 IRQ 完整特性 (Full-featured), 用于产生一个具有可变周期的完整特性的定时器, 可以在处理器控制下启动和停止定时器看门狗 (Watchdog), 用于需要看门狗定时器的系统, 以便在系统已经停止响应的情况下复位系统定时器配置选项页

30 - 定时器内核配置选项 4.5 定时器内核 Writeable perod: 使能 : 主控制器可通过写 periodl 和 periodh 而改变向下计数周期屏蔽 : 在指定的 Timeout Period 固定向下计数周期, 且 periodl 和 periodh 寄存器不在硬件中存在 Readable snapshot: 使能 : 主控制器可读当前向下计数器的值屏蔽 : 计数器的状态仅通过状态寄存器或 IRQ 信号来检测 snapl 和 snaph 寄存器不在硬件中存在, 且读这些寄存器产生未定义的值 Start/Stop control bits: 定时器配置选项页使能 : 主控制可通过写 START 和 STOP 位来启动和停止定时器屏蔽 : 定时器连续运行

31 - 定时器内核配置选项 4.5 定时器内核定时器配置选项页 Timeout pulse: 使能 : 定时器到 0 时, 定时器内核输出信号 timeout_pulse 只要定时器计数到达 0, 该信号脉冲高电平就维持一个时钟周期屏蔽 :timeout_pulse 信号不存在 System reset on timeout: 使能 : 定时器到 0 时, 就会输出一个时钟周期的高电平信号使系统复位屏蔽 : 上述的复位信号不存在看门狗定时器唤醒停止, 处理器接着通过写 1 到控制寄存器的 START 位来启动定时器如果内部定时器计数到 0, 看门狗定时器输出脉冲复位系统为了防止系统复位, 处理器必须周期性地通过写 periodl 或 periodh 寄存器来复位定时器的向下计数值例如, 如果处理器由于软件停止执行而不能访问定时器, 那么看门狗定时器将使系统复位

32 第 4 章目录 4.1 并行输入 / 输出 (PIO) 内核 4.2 SDRAM 控制器内核 4.3 CFI( 通用 Flash) 控制器内核 4.4 EPCS 控制器内核 4.5 定时器内核 4.6 UART 内核 4.7 JTAG_UART 内核 4.8 SPI 内核 4.9 DMA 内核 4.10 带 Avalon 接口的互斥内核 4.11 带 Avalon 接口的邮箱内核 4.12 System ID 内核

33 4.7 JTAG_UART 内核 JTAG_UART 内核综述带 Avalon 接口的 JTAG_UART 设备实现 PC 和 Nios II 系统间的串行通信在许多设计中,JTAG_UART 常取代 RS-232 通信设备, 用于字符的输入和输出与 UART 设备不同的是 JTAG_UART 是通过 JTAG 接口来传输数据的

34 4.7 JTAG_UART 内核 JTAG_UART 内核综述 Altera FPGA JTAG 接口 JTAG UART 内核 Avalon 从设备接口 IRQ 寄存器组数据寄存器控制寄存器读 FIFO 写 FIFO JTAG 集线器接口 JTAG 控制器 JTAG 集线器使用 JTAG 接口的其它节点 Altera FPGA 内置特性由 QuartusII 自动生成 JTAG_UART 系统框图写 FIFO 缓冲区使数据流从 Avalon 接口到 PC 机

35 4.7 JTAG_UART 内核 JTAG_UART 的寄存器描述设备驱动程序通过 2 个 32 位存储器映射的寄存器与内核通信位描述偏移量寄存器名称 R/W 数据 R/W RAVAIL RVALID 保留 DATA 1 控制 R/W WSPACE 保留 AC WI RI 保留 WE RE JTAG_UART 内核寄存器映射

36 4.7 JTAG_UART 内核 JTAG_UART 的寄存器描述 1. 数据寄存器软件通过数据寄存器访问读 / 写 FIFO 位描述偏移量寄存器名称 R/W 数据 R/W RAVAIL RVALID 保留 DATA 位名称读 / 写 / 清除描述 0-7 DATA R/W 传输到或来自 JTAG 内核的值写操作时,DATA 字段是被写入写 FIFO 的字符读操作时,DATA 字段是从读 FIFO 中读入的字符 15 RVALID R 指示 DATA 字段是否有效, 如果 RVALID=1, 那么 DATA 字段有效, 否则 DATA 未定义 RAVAIL R 在读 FIFO 中剩余的字符数 ( 读以后 ) 写数据寄存器存储写 FIFO 中 DATA 字段的值如果写 FIFO 已满, 那么字符丢失

37 4.7 JTAG_UART 内核 JTAG_UART 的寄存器描述 2. 控制寄存器控制寄存器由控制 JTAG_UART 内核操作的控制位组成读控制寄存器返回读 / 写 FIFO 的状态, 写控制寄存器使能 / 禁止中断, 或清零 AC 位位描述偏移量寄存器名称 R/W 控制 R/W WSPACE 保留 AC WI RI 保留 WE RE RE 和 WE 位分别使能读 / 写 FIFO 的中断 WI 和 RI 位表示中断源的状态, 受中断使能位 (WE 和 RE) 的限制软件可通过检查 RI 和 WI 来确定在什么条件下会产生 IRQ 软件可检查 AC 位来确定与 PC 的连接是否存在如果连接不存在, 软件可选择忽略 JTAG 数据流当 PC 没有数据传输时, 可选择每秒查询 JTAG_UART 内核一次 WSPACE 位表示写 FIFO 中可用的空间数

38 4.7 JTAG_UART 内核 JTAG_UART 的寄存器描述 3. 中断操作当任一中断条件发生并且该中断使能时,JTAG_UART 内核产生一个中断使能 JTAG_UART 内核有 2 种类型的中断 : 写中断和读中断写中断和读中断可以通过控制寄存器中的 WE 和 RE 位使能或禁止只要写 FIFO 几乎为空, 内核就可以声明写中断 nearly empty 的临界值 write_threshold 在系统生成时指定且不能由软件改变只要写 FIFO 中有少于或等于 write_threshold 个字符, 写中断条件就被设置如果没有剩余的字符要发送, 应禁止写中断只要读 FIFO 几乎为满, 内核就可声明读中断 nearly full 的临界值 read_threshold 在系统生成时指定且不能由软件改变只要读 FIFO 中有少于或等于 read_threshold 个字符的剩余空间, 就设置读中断条件通过从读 FIFO 中读字符来清除读中断为了得到最佳性能, 中断临界值应匹配嵌入式软件的中断响应时间例如, 通过一个 10 MHz JTAG 时钟,PC 每 1us 将提供 ( 或消耗 ) 一个新的字符若使用的临界值为 8, 则中断响应时间必须少于 8us 如果中断响应时间太长, 那么性能将受损害如果时间太短, 那么中断将过于频繁地出现对于 Nios II 处理器系统, 读和写临界值为 8 是一个合适的默认值

39 JTAG_UART 内核配置选项 JATG_UART 配置选项卡 4.7 JTAG_UART 内核写 FIFO 设置读 FIFO 设置 Depth, 写 / 读 FIFO 深度可设置为字节只允许 2 的乘方值较大的值消耗更多的片内存储器资源深度为 64 通常得到最佳性能, 很少需要更大的值 IRQ Threshold, 写 ( 或读 )IRQ 阈值控制内核如何提交其 IRQ 来响应 FIFO 清空 ( 或填满 ) 在 JTAG 清空写 FIFO 中的数据时 ( 或填满读 FIFO ) 时, 若 FIFO 中剩余的字符数 ( 或空间数量 ) 到达该阈值, 则内核提交其 IRQ 为了得到最有效的带宽, 处理器应防止写 ( 或读 ) FIFO 完全清空 ( 或填满 ) 才响应中断值为 8 通常是一个最佳的 IRQ 阈值 Construct using registers instead of memory blocks, 使能该选项将从片内逻辑资源中构造 FIFO 当存储器资源被限制时使用该选项每字节大约消耗 11 个逻辑单元 (LE), 因此 FIFO 深度为 8( 字节 ) 大约消耗 88 个 LE

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untitled niosii H:\DB2005\project\niosDK\Example\NiosSmall QuartusII4.2 File -> New Project Wizard Diectory,Name,Top-Level Entity Add Files EDA Tools Setting Finish, OK H:\DB2005\project\niosDK\Example\NiosSmall