Altera drive for Silicon Convergence 您的用户可定制芯片系统
嵌入式开发人员的需求 Low High 提高系统性能 降低系统功耗 减小电路板面积 降低系统成本 2
实现两全其美 ARM 处理器系统 双核 ARM Cortex-A9 MPCore 处理器 28-nm FPGA 硬核存储器控制器 外设 SoC FPGA ARM + Altera = SoC FPGA 3
SoC FPGA 系列的亮点 双核 ARM Cortex-A9 MPCore 处理器 硬核存储器控制器 外设和宽带互联 Altera 的 28-nm FPGA 架构 Cyclone V FPGA 和 Arria V FPGA ARM 的辅助系统和 Altera 的硬件开发流程 Quartus II 软件和 Qsys 系统集成工具 4
ARM 处理器结合了硬核 IP NEON 外设 ARM Cortex-A9 L1 Cache FPU L2 Cache 存储器控制器, 支持 ECC FPU ARM Cortex-A9 L1 Cache 硬核处理器系统 NEON 双核 ARM Cortex-A9 MPCore 处理器 每个内核 800 MHz ( 工业级 ) 硬核 IP NEON 媒体处理引擎 单精度 / 双精度浮点单元 (FPU) 每个内核 32-KB/32-KB L1 高速缓存 ECC 保护 12-KB 共享 L2 高速缓存 多端口存储器控制器, 支持 ECC DDR2/3 Mobile DDR 和 LPDDR2 闪存控制器, 支持 ECC QSPI (NOR) NAND 和 SD/SDIO/MMC 多种通用外设 5
高级 28-nm FPGA 技术 200-MHz 至 10-Gbps 收发器 存储器控制器, 支持 ECC 精度可调 DSP 模块 28-nm FPGA PCIe PCIe 28-nm 低功耗 (28LP) FPGA 架构 硬核 IP 满足当今功耗和成本受限应用的最佳选择最低绝对功耗 三个存储器控制器, 支持 ECC 精度可调 DSP 技术 两个硬核 PCIe Gen 2 x4 速率高达 10-Gbps 的高速收发器 6
优异的系统带宽和数据完整性 2x 10/100/1000 以太网 2x USB 2.0 OTG 存储器带宽 >170 Gbps Gen2 x4 ( 硬核 ) Gen2 x8 ( 软核 ) 161 to 216 I/O 66 至 528 个 I/O 外设 存储器控制器, 支持 ECC 存储器控制器, 支持 ECC PCIe PCIe 硬核处理器系统 28-nm FPGA >125-Gbps 互联 NEON ARM Cortex-A9 L1 Cache FPU FPU L2 Cache ARM Cortex-A9 L1 Cache NEON 精度可调 DSP 模块 6 x 10 Gbps 30 x 6 Gbps 灵活的处理器 /FPGA 启动 0 到 30 个收发器 200-MHz 至 10-Gbps 7
SoC FPGA 的系统级优点 Low High 提高了系统性能 4,000 DMIPS, 功耗不到 1.8W 高达 1,600 GMACS 300 GFLOPS 的 DSP >125 Gbps 处理器至 FPGA 互联 高速缓存连续硬件加速器 Devices 之前 FPGA Memory 降低了功耗 相对于 2 芯片解决方案, 功耗降低了 30% Devices CPU Memory 减小了电路板面积 外形封装减小了 55% 只有两种电源 降低系统成本 降低了元件成本 降低了 PCB 复杂度和成本 更少的布线, 更少的板层 Devices 之后 FPGA + CPU Memory 8
技术细节 9
ARM Cortex-A9 MPCore 处理器 双发超标量流水线 每 MHz 2.5 MIPS 单精度和双精度浮点单元 (FPU) 用于媒体和信号处理加速的 NEON 媒体处理引擎 Coherent L1 高速缓存 在处理器和 FPGA 之间维持存储器的连续性 10
系统体系结构 处理器 双核 ARM Cortex -A9 MPCore 处理器 4,000 MIPS ( 每个内核高达 800 MHz) 具有双精度 FPU 的 NEON 协处理器 每个内核 32-KB/32-KB L1 高速缓存 512-KB 共享 L2 高速缓存 多端口 SDRAM 控制器 高达 533 MHz 的 DDR3 和 LPDDR2 高达 400-MHz 的 DDR2 高达 200-MHz 的 Mobile DDR 集成 ECC 支持 宽带片内接口 > 125-Gbps HPS 至 FPGA 接口 > 125-Gbps FPGA 至 SDRAM 接口 低功耗和功耗最优 FPGA 架构 功耗最低的收发器 高达 1,600 GMACS 300 GFLOPS 25Mb 片内 RAM 更多的硬核知识产权 (IP):PCIe 和存储器控制器 Hard Processor System (HPS) ARM Cortex-A9 NEON / FPU L1 Cache QSPI Flash Control NAND Flash (1) (2) L2 Cache 64-KB RAM SD / SDIO/ MMC (1) Shared Multiport DDR SDRAM Controller (2) ARM Cortex-A9 NEON / FPU L1 Cache FPGA JTAG Debug / Trace (1) Timers (x11) HPS to FPGA USB OTG (x2) (1) GPIO SPI (x2) DMA (8 Channels) FPGA to HPS 28LP process 8-input ALMs Variable-precision DSP M10K memory and 640-bit MLABs fplls Ethernet (x2) (1) I 2 C (x2) CAN (x2) UART (x2) FPGA Configu ration Multiport Hard Multiport Multiport DDR DDR SDRAM DDR Hard 3-, 5-, 6-, SDRAM SDRAM Controller Controller (2) PCIe and 10-Gbps Controller Transceivers HPS I/Os FPGA General Purpose I/Os 11 注释 : (1) 集成直接存储器访问 (DMA) (2) 集成 ECC
降低了 BOM 成本 电源分配网络 Cyclone V 设计, 只有两条电源线和两个转换器 Arria V 设计, 只有 3 条电源线, 使用了 2 个转换器一个线性稳压器 Cyclone V Arria V 振荡器 合成高精度的任意频率每 fpll 有 9 路独立输出减少了时钟引脚 12
非常灵活的配置 独立 FPGA 配置和处理器启动 SOC 器件 PCIe (1) FPGA HPS QSPI /SPI 配置源 QSPI /SPI Passive Serial CPU MMC /SD NAND Flash 启动源 Passive Parallel 配置控制器 (2) (3) Boot ROM Scratch RAM (1) 满足 PCIe 100 ms 上电至工作时间要求 (2) 支持 AES 加密, 实现设计安全 (3) 支持部分重新配置功能 13
非常灵活的配置 处理器先启动, 然后配置 FPGA FPGA SOC 器件 HPS QSPI /SPI CPU MMC /SD NAND Flash 启动源配置源 配置控制器 Boot ROM Scratch RAM 14
非常灵活的配置 FPGA 先配置,CPU 通过 FPGA 逻辑启动 ( 例如, 安全启动 定制背板 I/F) SOC 器件 PCIe FPGA HPS 配置源 QSPI /SPI Passive Serial CPU Passive Parallel 配置控制器 启动源 User Specified I/F AXI Boot ROM Scratch RAM 15
开发流程和工具 16
系统开发流程 标准 FPGA 流程 标准软件流程 硬件开发 软件开发 Quartus II 设计软件 Qsys 系统集成工具 标准 RTL 流程 Altera 以及合作伙伴 IP 设计 设计 ARM 开发 Studio 5 GNU 工具链 OS/BSP:Linux,VxWorks 等等 ModelSim VCS NCSim, 等 AMBA-AXI 和 Avalon 总线功能模型 (BFM) SignalTap II 逻辑分析器 系统控制台 Quartus II 编程器 在系统更新 仿真 调试 发布 FPGA in the Loop 仿真 调试 发布 虚拟目标 GNU Lauterbach DS5 和 ARM 辅助支持系统 闪存编程器
Altera Cyclone V SoC Development Kit Everything you need to begin development Board, power supply, cables, reference design Include 1 user license for ARM DS-5 Altera Edition Toolkit Uses Quartus II Web Edition design software 18
利用ARM辅助系统 来源 ARM 19
Embedded SW Availability Vendor OS/RTOS Development Tools Open Source Linux 3.7 Linaro compiler Wind River Systems VxWorks 6.9.2 Workbench 3.3.2 Micriµm µc/os-ii, µc/os-iii GNU compiler Enea OSE 5.5.3 Optima 2.6 Express Logic ThreadX 5.5.3 GNU compiler Wind River Systems Wind River Linux 5 Workbench/GNU QNX QNX/Neutrino 6.5.3 Momentics Fujisoft Android GNU compiler Green Hills INTEGRITY Multi/Green Hills Microsoft Windows Embedded 7 Microsoft/Studio 20
Qsys:Altera 的系统集成工具 High-Performance Interconnect Based on Network-on-a-Chip (NoC) Architecture Design Reuse Hierarchy Package as IP Design System Add to Library Qsys 在您需要的地方提高您的效能 21
Qsys 用户界面 IP Library System Interconnect Tabs Interfaces Exported for Hierarchy Toolbar Validation Display 22
系列规划 23
SoC FPGA 器件系列规划 系列 KLE 存储器模块 (Mb) 精度可调乘法器模块 FPGA 用户 I/O 最大数量 HPS I/O 最大数量 最大 XCVR (GP) 每 XCVR 最大数据速率 (Gbps) HPS 硬核存储器控制器 FPGA 硬核存储器控制器 硬核 PCIe Cyclone V SoC FPGA Arria V SoC FPGA 25 1.4 36 145 188 6 3 1 1 40 2.2 58 145 188 6 3 1 1 85 4.0 87 288 188 9 5 1 1 110 5.1 112 288 188 9 5 1 1 350 17.3 809 528 216 30 / 16 6 / 10 1 3 460 22.8 1,068 528 216 30 / 16 6 / 10 1 3 2 ea, Gen1 2 ea, Gen1 2 ea, Gen2 2 ea, Gen2 2 ea, Gen2 2 ea, Gen2 24
SoC FPGA 器件封装规划 非 XCVR 器件 (FPGA 用户 I/Os) XCVR 器件 (FPGA 用户 I/O,XCVRs) Family KLE U484-WB 19x19 U672-WB 23x23 F896-WB 31x31 U672-WB 23x23 (IO,3G) F896-WB 31x31 (IO,3G/5G) F896-FC 31x31 (IO, 6G, 10G) F1152-FC 35x35 (IO, 6G, 10G) F1517-FC 40x40 (IO, 6G, 10G) 25 66 138 138,6 Cyclone V SoC FPGA 40 66 138 138,6 85 66 138 288 138,6 288,9 110 66 138 288 138,6 288,9 Arria V SoC FPGA 350 170,12,4 350,18,8 528,30,16 460 170,12,4 350,18,8 528,30,16 HPS I/O 161 188 188 188 188 216 216 216 25
谢谢