钟发生器能够合成多个不同频率的时钟, 但与由时钟缓冲器加上 XO 组成的时钟树相比, 牺牲部分抖动性能时钟缓冲器可以与 XO 参考联合分配多个相同频率的时钟, 并且为多输出时钟树实现最低抖动同步时钟用于需要连续通信和网络级同步的应用, 例如光传输网络 (OTN ) SONET/SDH 移动回程

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棣贺
6 years ago
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时钟树设计原则在高性能应用中, 例如通信无线基础设施服务器广播视频以及测试和测量装置, 当系统集成更多功能并需要提高性能水平时, 硬件设计就变得日益复杂, 为系统提供参考时序的板级时钟树也走向这种趋势在进行时钟树设计时, 一成不变的策略并不适用, 优化时钟树以满足性能和成本的要求取决于多种因素, 包括系统架构集成电路 (IC) 时序需求 ( 频率信号格式等 )

1 时钟树设计原则在高性能应用中, 例如通信无线基础设施服务器广播视频以及测试和测量装置, 当系统集成更多功能并需要提高性能水平时, 硬件设计就变得日益复杂, 为系统提供参考时序的板级时钟树也走向这种趋势在进行时钟树设计时, 一成不变的策略并不适用, 优化时钟树以满足性能和成本的要求取决于多种因素, 包括系统架构集成电路 (IC) 时序需求 ( 频率信号格式等 ) 和终端应用的抖动需求参考时序 - 何时使用晶体或时钟第一个设计原则是理清硬件设计的参考时钟需求, 并选择用于系统中处理器 FPGA ASIC PHY DSP 和其他组件的参考时钟类型如果 IC 已集成振荡器和片上锁相环 () 用于片内时序, 那么通常可以使用石英晶体石英晶体具有成本效益, 因其优异的相位噪声特性而被广泛使用, 他们放在靠近 IC 的地方, 以简化电路板布局然而, 晶体的缺点之一是在整个温度范围内频率有显著变化, 超出许多串化器 / 并化器 (SerDes) 应用中高精度 ppm 等级的稳定性需求在许多要求高稳定性的高速 SerDes 应用中, 推荐使用晶体振荡器 (XO), 因其可以确保比无源晶体更可靠的稳定性当需要多个参考频率时, 通常使用时钟发生器和时钟缓冲器在某些应用中, FPGA/ASIC 有多个时钟域用于数据通路控制平面和存储控制器接口, 需要多个特定参考频率如果 IC 不提供晶体输入接口, 或者当 IC 需要与外部参考 ( 同步源应用 ) 同步时, 又或者当所需高频参考值很难由晶体生成时, 时钟发生器和缓冲器也是优先选择自由运行对比同步时钟树一旦硬件设计确定下来, 并且为部分器件选择了晶体, 接下来的步骤就是为剩下的时钟选择时序架构 : 自由运行或同步对于需要一个或多个独立参考时钟, 且没有任何特殊锁相环或同步需求的应用来说,XO 时钟发生器和时钟缓冲器是理想选择处理器存储控制器 SoC 和外围组件 ( 例如,USB 和 PCI Express 转换器 ) 通常使用 XO 时钟发生器和时钟缓冲器组合, 为自由运行和异步的应用提供参考时序如果应用需要一到两个定时源,XO 是最好的选择 ; 而时钟发生器和缓冲器更适合同时需要多个独立时钟的应用时 Silicon Laboratories, Inc. Rev 1.0 1

2 钟发生器能够合成多个不同频率的时钟, 但与由时钟缓冲器加上 XO 组成的时钟树相比, 牺牲部分抖动性能时钟缓冲器可以与 XO 参考联合分配多个相同频率的时钟, 并且为多输出时钟树实现最低抖动同步时钟用于需要连续通信和网络级同步的应用, 例如光传输网络 (OTN ) SONET/SDH 移动回程同步以太网和 HD SDI 视频传输以上应用需要发射器和接收器在相同频率操作同步所有的 SerDes 参考时钟到一个高精度网络参考时钟 ( 例如, Stratum 3 或 GPS), 保证所有节点同步在这些应用中, 基于低带宽时钟提供漂移和抖动滤波 ( 抖动消除 ), 以确保网络级同步在网络线路卡应用中, 带有压控振荡器 (VCO) 的专用抖动衰减时钟或分立是 SerDes 定时首选的时钟解决方案为了获得最佳性能, 抖动衰减时钟应放置在时钟树末端, 直接驱动 SerDes 器件, 时钟发生器和缓冲器可为其他系统提供参考 Free-Running Trees Dual XOs XO + Buffer 1-2 reference clocks Low jitter clock fanout Single frequency Crystal + Generator synthesis Multiple frequencies Synchronous Tree Reference Low BW Jitter Cleaning Jitter/Wander Attenuation Frequency Translation Buffer/ Translator Generator Distribution Format/Level Translation Frequency Translation 图 1. 时钟树示例时钟抖动时钟抖动是时序器件的一个关键指标, 因为过多的时钟抖动会影响系统性能有三种常见的时钟抖动类型, 并且在不同的应用中, 某种抖动类型可能比另外两种更重要相邻周期间抖动是指任意两个相邻时钟周期之间, 时钟周期的最大差异, 通常测量 1000 个时钟周期以上 Silicon Laboratories, Inc. Rev 1.0 2

3 周期抖动是指在大量周期 ( 通常为个时钟周期 ) 中, 实际周期与理想周期的最大偏差相邻周期间抖动和周期抖动在计算数字系统的建立和保持定时余量时有一定作用, 而且是 CPU 和 SoC 器件常见的性能系数相位抖动是高速 SerDes 应用的性能系数他是噪声功率对信号总功率的比值, 是通过对时钟信号单边带相位噪声所在的偏离载波信号的频带范围进行积分计算而得相位抖动在 FPGA 和高速 SerDes 定时应用中非常关键, 过度的相位抖动会增加高速串行接口的位错误率在时钟树设计和器件选择期间, 基于最大抖动性能来评估器件非常重要一般的抖动规格并不能确保在所有情况下 ( 包括工艺电压温度和频率变化 ) 皆能符合性能除了额外因素, 最大抖动还包括更全面的规格此外, 要特别注意确认时序器件数据手册上的抖动测试条件时钟抖动性能在很多情况下都会变化, 包括器件配置工作频率信号格式输入时钟转换速率供电电源和电源噪声要尽可能寻求完全符合指定抖动测试条件的器件, 才能确保在更广的操作范围内工作时钟和振荡器器件选择标准一旦基本的时钟树架构确定, 下一个步骤是选择器件表 1 汇总了在自由运行和同步时钟树设计中时钟和振荡器器件的选择标准为了降低物料清单 (BOM) 成本和设计复杂度, 要寻求简化时钟树设计的特性 Silicon Laboratories, Inc. Rev 1.0 3

4 Function XO VCXO Generator Buffer Jitter Cleaning Free-Run Operation Yes No Yes Yes Yes Synchronous Operation No Yes Yes Yes Yes Multiplication No Yes Yes No Yes ision No No Yes Yes Yes Jitter Cleaning No Yes No No Yes Design Complexity Low High Medium Low Medium Integration Low Low High High High Small form factor Small form factor Any-frequency, anyoutput clock synthesis Format/level translation Any-frequency clock synthesis Format translation Integrated input mux Integrated VCXO Features That Simplify Tree Design VDD level translation Glitchless switching between clocks at different frequencies Integrated loop filter division Hitless switching Synchronous output clock disable Holdover Integrated power supply filtering 表 1. 时钟器件选择标准消除时钟树抖动时钟树设计完成之前, 要评估总的时钟树抖动, 以保证有足够的系统级设计余量需要特别注意的是, 总的时钟树抖动有效值远低于数据手册中多个组件规格的简单相加时钟树的抖动定义如下 : 其中, = 总的抖动有效值, = 单个器件抖动有效值注意 : 如果抖动分布是高斯类型和非相干的, 这个方程可应用于计算总的周期抖动和相位抖动 ; 方程不适用于相邻周期间抖动, 那表示是抖动峰值, 而不是有效值器件抖动可通过数据手册中的抖动规格进行估算, 或从相位噪声数据中计算 Silicon Labs 提供简便的工具, 把时钟相位噪声转换成抖动详细信息, 请浏览网站 : 请注意用最大抖动规格来生成总时钟树抖动的保守估计值 Silicon Laboratories, Inc. Rev 1.0 4

5 简化时钟树设计除了基本的时钟生成和分配之外, 许多时钟还要具备特殊功能例如, 格式 / 电平转换 ( 例如 3.3V LVPECL 到 2.5V LVDS) 不同频率的时钟切换时钟分频引脚选择的输出启动控制和为降低电磁干扰 (EMI) 的 CMOS 驱动强度 ( 输出阻抗 ) 控制如果采用离散方式设计, 实现这些功能将为时钟树设计增加大量成本和复杂性 Silicon Labs 推出的 Si5330x 通用缓冲器 / 转换器系列产品, 集成格式 / 电平转换时钟多路复用时钟分频和其他关键的时钟树功能块上述器件可以用单个时钟缓冲器 IC 取代多个 LVPECL LVDS CML HCSL 和 LVCMOS 缓冲器除了简化时钟树设计 ( 见图 2),Si5330x 芯片最大限度的降低 BOM 成本和设计复杂度, 简化采购过程, 并提高系统性能 Traditional Distribution MHz Generator N x 3.3V LVPECL Logic Translation N x 2.5V LVDS ision Mux Buffer Format/Level Translation Si53302-Based Distribution VDD Format Select (LVPECL, LVDS, CML, HCSL, CMOS) MHz 5 x 3.3V LVPECL VDDO 5 x 2.5V LVDS VDDO Format Select (LVPECL, LVDS, CML, HCSL, CMOS) Integrated clock buffer, frequency flexible 2:1 mux, format/level translation 图 2. Si5330x 时钟缓冲器 IC 简化时钟树设计 Silicon Labs 提供业界最广泛的频率灵活的时钟产品组合, 包括时钟发生器时钟缓冲器抖动消除时钟和 XO/VCXO 通过这一完整的产品组合,Silicon Labs 提供业界最高性能和集成度的时钟树解决方案 # # # Silicon Labs 致力于投资研究与开发, 以帮助我们的客户采用创新的低功耗小尺寸模拟密集型混合信号解决方案开发差异化的市场产品 Silicon Labs 广泛的专利组合证明我们具有独特的发展方式和世界一流工程团队专利查询 : Silicon Laboratories Inc. Builder DS Ember EZMac EZRadio EZRadioPRO EZLink ISOmodem Precision32 ProSLIC QuickSense Silicon Laboratories 和 Silicon Labs 标志是 Silicon Laboratories Inc. 的商标或注册商标 ARM 和 Cortex-M3 是 ARM 控股公司的商标或注册商标 ZigBee 是 ZigBee Alliance, Inc. 的注册商标所有其它产品名称可能各自属于相应公司的商标 Silicon Laboratories, Inc. Rev 1.0 5

時脈樹設計原則

時脈樹設計原則時脈樹設計原則在高效能應用中, 例如通訊無線基礎設施伺服器廣播視訊以及測試和測量裝置, 當系統整合更多功能並需要提高效能水準時, 硬體設計就變得日益複雜, 這種趨勢進一步影響到為系統提供參考時序的電路板設計階段 (board-level)