AN617: Stratix IV GX器件的RapidIO动态数据速率重配置参考设计

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盐薛
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1 AN 应用笔记 RapidIO 动态数据速率重配置参考设计演示了如何通过使用 ALTGX_RECONFIG 宏功能以及 Stratix IV GX EP4SGX230KF40C3ES 信号完整性收发器开发板, 来对 RapidIO MegaCore 功能模块数据速率进行重配置 ALTGX_RECONFIG 宏功能支持在运行阶段对数据速率进行修改, 而无需重编译您的设计本应用笔记包含以下几部分内容 : 功能描述使用参考设计 ( 第 11 页 ) 验证的测试用例 ( 双板连接 ) ( 第 16 页 ) f 要了解关于 RapidIO MegaCore 功能的详细信息, 请参考 RapidIO MegaCore Function User Guide. 功能描述参考设计采用 Nios II 嵌入式处理器来控制动态重配置过程通过对 Nios II 处理器提供软件命令, 来处理和执行数据速率重配置重配置过程触发了 ALTGX_RECONFIG 宏功能, 以使用所需的数据速率对 RapidIO MegaCore 功能收发器进行重配置参考设计通过采用通道和时钟管理单元锁相环 (Channel and CMU PLL) 重配置模式来对 RapidIO MegaCore 中的收发器进行重配置 Channel and CMU PLL 重配置模式使用存储器初始化文件 (.mif) 来更改收发器设置, 例如数据速率参考设计重配置 RapidIO MegaCore 功能的发送 (TX) 和接收 (RX) 通道 101 Innovation Drive San Jose, CA Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Subscribe

2 2 功能描述系统体系机构图 1 显示了系统体系结构的示意图图 1. 系统体系结构概观 SOPC Builder System Nios II Processor DMA Read Packet Source (Custom component) JTAG UART System Interconnect Fabric Program and Memory (On-chip Memory) srio_softctrl (User logic) RapidIO MegaCore Function RX Buffer (Custom component) RX Data (On-chip Memory) Reconfiguration Controller Components involved in dynamic data rate reconfiguration process. 下面章节对主系统组件在参考设计中所起的作用作了描述 Nios II 处理器当发出一个数据速率重配置命令时,Nios II 处理器就会处理并执行动态数据速率重配置过程 DMA 读组件 DMA 读组件将 RapidIO MegaCore 功能模块的 I/O 从读端口上的数据发送到 RX 数据存储器数据源 ( 定制组件 ) 数据包源定制组件生成了 I/O 突发传送数据包, 发送至 RapidIO MegaCore 功能写端口

3 功能描述 3 JTAG UART JTAG UART 组件提供了实现器件与 Nios II 终端进行通信的接口 Nios II 终端是连接到 RapidIO MegaCore 功能驱动器的用户接口程序和存储器 ( 片内存储器 ) 程序和存储器组件用于存储 Nios II 处理器的软件程序代码当下载软件程序代码时, 该组件存储这些代码, 而 Nios II 处理器执行这些代码 RX 缓冲器 ( 定制组件 ) RX 缓冲器定制组件存储从 RapidIO MegaCore 功能的读主端口中读取的数据以及在写主端口中写入的数据 RX 数据 ( 片内存储器 ) RX 数据片内存储器存储从 DMA 读组件中读取的数据用于动态数据速率重配置的相关组件在下面章节中将作介绍动态数据速率重配置组件这一章节对下列动态数据速率重配置组件作了介绍 : srio_softctrl ( 用户逻辑 ) RapidIO MegaCore 功能重配置控制器

4 4 功能描述图 2 显示了 srio_softctrl, 重配置控制器和 RapidIO MegaCore 功能组件上的信号图 2. srio_softctrl, 重配置控制器和 RapidIO MegaCore 功能信号 SOPC Builder System srio_softctrl (User logic) RapidIO MegaCore Function Transceiver rate_reconfig[1:0] reconfig_ena reconfig_done reset_srio_n reconfig_togxb reconfig_fromgxb Reconfiguration Controller reconfig_done Controller (User logic) reconfig_address[5:0] write reconfig_data[15:0] ALTGX_RECONFIG Megafunction srio_softctrl ( 用户逻辑 ) srio_softctrl 用户逻辑将重配置指令发送到重配置控制器, 同时也发送复位信号, 来对 RapidIO MegaCore 功能进行复位该用户逻辑与 Avalon Memory- Mapped (Avalon- MM) 接口相连接, 来将 Nios II 处理器中的重配置软件命令传递到重配置控制器 1 要在 SOPC Builder 系统中创建一个定制组件,srio_softctrl 用户逻辑提供了可以被组件编辑器识别, 并用于与其他组件进行通讯的 Avalon- MM 接口信号导线管中的导出信号 (reset_srio_n 除外 ) 连接到重配置控制器 reset_srio_n 信号连接到 RapidIO MegaCore 功能的主复位 f 要了解关于创建一个基于 SOPC Builder 系统的 Verilog HDL 文件的新组件的详细信息, 请参考 Quartus II 手册的 Volume 4: SOPC Builder

5 功能描述 5 RapidIO MegaCore 功能 RapidIO MegaCore 功能通过链路搭档来建立一个 RapidIO 链路另外,RapidIO MegaCore 功能也将 Avalon-MM 接口上的传输数据转换成相应的 RapidIO 传输数据, 并且在 RapidIO 串行链路上发送这些传输数据 RapidIO MegaCore 功能将 RapidIO 串行链路上的 RapidIO 传输转换成 I/O 突发传输, 并将这些突发传输呈现在相应的 Avalon-MM 从端口或者主端口在该参考设计中,RapidIO MegaCore 功能包含下列的默认参数设置 : 初始数据速率 : 2.5 GBaud 参考时钟频率 : MHz 模式选择 : 1 Serial 重配置控制器重配置控制器模块是由 ALTGX_RECONFIG 宏功能和控制器 ( 用户逻辑 ) 组成, 接收来自 srio_softctrl 用户逻辑的指令并对收发器进行重配置 ALTGX_RECONFIG 宏功能 ALTGX_RECONFIG 宏功能对 RapidIO MegaCore 功能中的收发器进行重配置要想重配置收发器, ALTGX_RECONFIG 宏功能必须有用于发送到 RapidIO MegaCore 功能的正确的配置设置,.mif 文件包含这些配置设置参考设计使用 Channel and CMU PLL 重配置模式, reconfig_mode_sel 端口值设置为 101 控制器 ( 用户逻辑 ) 控制器包括用户定义逻辑, 来获得指定 RAM 中的.mif 的内容在重配置过程中, 控制器根据 srio_softctrl 用户逻辑中的 rate_reconfig[1:0] 输入信号来选择.mif 文件控制器加载在 ALTGX_RECONFIG 宏功能中选择的.mif 文件内容参考设计提供了四个.mif 文件, 按照 RapidIO Specification, 2.1 的要求, 使用不同的数据速率 5.000, 3.125, 和 GBaud 来指定收发器配置设置该参考设计使用的.mif 文件位于 reconfig_mif 文件夹中共有四个 RAMs, 每一个 RAM 存储一个.mif 文件当在板级上运行设计时, 您可以从 RAM 上访问.mif 文件的内容 f 要了解关于例化多个.mif 文件的详细信息, 请参考 Stratix IV 器件手册的第 2 卷中的 Stratix IV Dynamic Reconfiguration 章节

6 6 功能描述图 3 显示了控制器的体系结构图 3. 控制器组件体系结构 Controller RAM A.mif (Data rate = 5.0 GBaud) RAM B.mif (Data rate = GBaud) RAM C Multiplexer ALTGX_RECONFIG Megafunction.mif (Data rate = 2.5 GBaud) RAM D.mif (Data rate = 1.25 GBaud) rate_reconfig[1:0]

7 功能描述 7 动态重配置过程图 4 显示了 RapidIO MegaCore 功能动态数据速率重配置的工艺流程图 4. 动态数据速率重配置工艺流程 Nios II.mif.mif ALTGX_RECONFIG ALTGX_RECONFIG RapidIO MegaCore.mif 当在 nios2-terminal 中输入 rate_reconfig < 所需数据速率 > 命令时,Nios II 处理器通过 Avalon- MM 接口发送命令到 srio_softctrl 用户逻辑, 以开始重配置过程当在 nios2-terminal 中输入软件命令 rate_reconfig< 所需数据速率 > 时, srio_softctrl 用户逻辑会拉起 reconfig_ena 信号,reconfig_ena 信号然后开始重配置过程, 并对 rate_reconfig[1:0] 信号中所需的数据速率进行编码 rate_reconfig[1:0] 信号是一个多路复用选择信号, 用于确定选择哪一个.mif 文件控制器选择了相应的.mif 文件后, 将.mif 文件内容加载到 ALTGX_RECONFIG 宏功能 ALTGX_RECONFIG 宏功能通过 reconfig_togxb 信号来使用新的收发器设置对 RapidIO MegaCore 中的收发器进行重配置当控制器加载.mif 文件时, 控制器会拉起发送到 ALTGX_RECONFIG 宏功能的写信号控制器在每一个写周期中, 只将.mif 文件内容的一个字写入到 ALTGX_RECONFIG 宏功能这一过程会一直重复, 直到将所有内容写入到 ALTGX_RECONFIG 宏功能

8 8 功能描述当控制器完成了.mif 文件内容的写入,ALTGX_RECONFIG 宏功能会拉起 reconfig_done 信号, 以表明重配置过程已经成功地完成内部信号表 1 列出了第 4 页图 2 所示的动态数据速率重配置组件的内部重配置信号表 1. 动态数据速率重配置组件的内部重配置信号信号 rate_reconfig[1:0] 说明 2 位控制信号, 表明 RapidIO MegaCore 功能收发器被重配置成的数据速率 2'b00 = GBaud 2'b01 = GBaud 2'b10 = GBaud 2'b11 = GBaud reconfig_ena 使能重配置过程当 srio_softctrl 用户逻辑拉起这一信号时, rate_reconfig 信号的值有效 reconfig_done reconfig_address[5:0] write reconfig_data[15:0] reconfig_togxb reconfig_fromgxb reset_srio_n 状态信号, 表明重配置过程已经完成, 重配置控制器返回到空闲状态提供.mif 文件内容地址给控制器, 以得到.mif 文件内容的指定字连续的脉冲信号, 使.mif 文件内容的字在每一个脉冲中都被写入到 ALTGX_RECONFIG 宏功能将重配置.mif 文件内容数据从控制器加载到 ALTGX_RECONFIG 宏功能 ALTGX_RECONFIG 宏功能上的重配置信号总线, 用于重配置 RapidIO MegaCore 功能收发器 RapidIO MegaCore 功能收发器上的重配置信号总线输出, 提供重配置数据给 ALTGX_RECONFIG 宏功能低电平有效信号, 当被下面其中的一个条件触发时, 会对 RapidIO MegaCore 功能进行复位 : 软件复位 (16 Avalon- MM 系统时钟周期 ) 硬件复位重配置过程期间复位 ( 保持复位直到重配置过程完成 )

9 功能描述 9 Nios II 嵌入式处理器的软件应用 C 编程文件 srio_main_full.c 包含了 Nios II 嵌入式处理器的软件应用软件应用文件支持对 Nios II 嵌入式处理器发送软件命令以执行各种任务, 例如执行动态数据速率重配置当运行参考设计时,srio_main_full.c 文件位于 software_app 文件夹中, 并被下载到 Nios II 嵌入式处理器表 2 列出了用于该参考设计的软件命令需要在 nios2-terminal 中输入软件命令, 来指示 Nios II 嵌入式处理器以及其它子系统模块执行特定任务, 表 2. Nios II 嵌入式处理器的软件命令软件命令 h start stop init link r rate_reconfig< 所需的数据速率 > 说明列出所有的可用指令数据包源模块开始发送数据包至 RapidIO MegaCore 功能数据包源模块停止发送数据包至 RapidIO MegaCore 功能 RapidIO 内部寄存器的初始化要了解关于已配置的指定寄存器的详细信息, 请参考 srio_main_full.c 文件检查 RapidIO 链路的状态如果链路接通, 返回的命令 = Link Up ; 如果链路断开, 返回的命令 = Link Down 软件复位复位 RapidIO MegaCore 功能开始数据速率重配置过程重配置后,RapidIO MegaCore 功能将在所需的数据速率下运行时钟和复位参考设计中的时钟与复位系统包含一个 MHz 收发器时钟和一个 50- MHz 频率时钟您可以从 Stratix IV GX 信号完整性开发板上获得两个时钟频率的时钟源 MHz 收发器时钟连接到专用 MHz 收发器时钟 (G38),50-MHz 时钟连接到板级上的专用 50-MHz 核心时钟 (AR22) 通过连接 MHz 收发器时钟与 RapidIO MegaCore 功能中的收发器可以实现高速数据传输 Avalon- MM 系统时钟使用 50- MHz 频率时钟 (clk_50) 来运行, 如图 5 所示 clk_50 时钟连接到 reconfig_clk 以及 clk 信号

10 10 功能描述图 5 显示了支持 RapidIO MegaCore 功能的动态数据速率重配置的时钟和复位系统图 5. 动态数据速率重配置的时钟和复位系统 Software Reset (2) clk_rapidio ( MHz) SOPC Builder System Hardware Reset USER_PB0 (AW28) srio_softctrl (User logic) RapidIO MegaCore Function Transceiver clk_50 (50 MHz) Avalon-MM System Clock (1) reset_srio_n(3) Reconfiguration Controller clk Controller ALTGX_RECONFIG Megafunction reconfig_clk 图 5 注释 : (1) Avalon- MM 系统时钟与 SOPC Builder 系统中的组件相连 (2) 软件复位是来自 nios2-terminal 的软件命令 (3) 这是一个低电平有效信号以下任何一种情况的发生都会触发这一复位信号 : 硬件复位, 软件复位, 或者复位接下来的重配置参考设计将时钟输入连接到 clk_50 您也可以将这些时钟独立地连接到设计的不同源重配置过程需要 7,800 时钟周期来完成当重配置过程开始时,RapidIO MegaCore 功能自动进入复位, 同时 RapidIO 链路断开复位期间,RapidIO MegaCore 功能中的 FIFO 缓冲器也会被清零如果任何的数据包在 RapidIO MegaCore 功能中的处理被搁置下来 ( 发送前或者接收后 ), 那么 FIFO 缓冲器的清零操作可能会导致数据丢失 1 重配置前,Altera 建议应当避免发送数据至 RapidIO MegaCore 功能, 并且等待接收来自 RapidIO MegaCore 功能的所有未决的相应数据包, 以防止数据丢失在 ALTGX_RECONFIG 宏功能重新拉高 reconfig_done 信号后, 重配置过程完成接下来,RapidIO MegaCore 功能中的复位状态机便开始链路恢复过程复位状态机确保了链路的锁相环 (PLL) 及频率在链路建立前被锁定您可以在第 19 页图 10 到第 21 页图 12 中的波形图中观测这些重配置与复位过程

11 使用参考设计 11 另外, srio_reset_n 信号会在下列任何情况发生后, 对 RapidIO MegaCore 功能的复位进行控制使用外部 reset_n 管脚的硬件复位软件复位命令 1 这两个复位操作对 RapidIO MegaCore 功能进行复位, 但没有对嵌入在 RapidIO MegaCore 功能中的收发器进行重配置使用参考设计下面章节介绍了如何设置以及使用参考设计 : 硬件要求软件要求安装参考设计硬件要求该参考设计通过采用 Stratix IV GX EP4SGX230KF40C3ES 信号完整性收发器开发板, 来对动态数据速率重配置过程进行演示可以通过下面其中的一个方法来验证重配置过程 : 单板连接双板连接单板连接在单板连接的方法中,TX 与 RX 端口通过外部回环相连接, 并且共享同一时钟源和收发器通道当 ALTGX_RECONFIG 宏功能使用需要的数据速率动态地重配置收发器时, 会改变 TX 与 RX 端口的通道和 PLL 设置与此同时,TX 与 RX 端口上的数据速率也会改变对收发器中需要的数据速率进行配置后,RapidIO MegaCore 功能将 RapidIO 链路重新建立在新的运行数据速率下图 6 显示了单板连接图 6. 单板连接 TX port (td rapidio) External Loopback (High-speed Serial Interface through BMA cable) Stratix IV GX Signal Integrity Transceiver Development Board RX port (rd rapidio)

12 12 使用参考设计双板连接在双板连接的方法中, 采用两个 Stratix IV GX EP4SGX230 信号完整性收发器开发板来演示参考设计第一个 ( 板级 A) 是测试板级, 第二个 ( 板级 B) 是控制板级图 7 显示了板级 A 和 B 上的 TX 与 RX 端口的连接情况您可以在板级 A 与板级 B 上对同一设计进行编程两个板级上的默认数据速率为 2.5 GBaud 由于板级 A 和板级 B 上的 RapidIO MegaCore 功能的初始数据速率是相同的, 因此链路可以被建立图 7 显示了双板连接图 7. 双板连接 Board A (Device Under Test) Board B (Control) RX port (rd_rapidio) TX port (td_rapidio) Stratix IV GX High-speed Serial Interface through SMA Cable Stratix IV GX TX port (td_rapidio) RX port (rd_rapidio) 您可以通过 JTAG 电缆对板级 B 上的参考设计进行编程和下载编程和下载完成后, 拔掉 JTAG 电缆的电源, 并保持板级 B 作为控制板级然后, 编程和下载板级 A 上的参考设计这两个板级使用 SMA 连接器作为高速 RapidIO 链路 SMA 连接器是 : TX port: GXB1 - TX4 td_rapidio(p) - AD36 td_rapidio(n) - AD37 RX port: GXB1 - RX4 rd_rapidio(p) - AE38 rd_rapidio(n) - AE39 软件要求参考设计需要下列软件 : Quartus II 9.1 RapidIO MegaCore 9.1 Nios II Embedded Design Suite 9.1 安装参考设计这一章节对如何安装参考设计进行了介绍

13 使用参考设计 13 altera_srio_reconfig_ref_design.zip 文件包含该参考设计需要的所有文件在指定的工程目录下解压缩 altera_srio_reconfig_ref_design.zip 文件解压缩后, 工程目录包含的子目录如图 8 所示图 8. 目录结构 altera_srio_reconfig_ref_design Installation directory.sopc_builder db dma incremental_db pkt_checker pkt_source rapidio_library reconfig_mif reset rx_buffer software_app software_bsp srio_stats 运行参考设计请按照下列步骤来运行参考设计 : 1. 将 JTAG 电缆连接到器件如果使用双板级连接, 则将 JTAG 电缆连接到板级 B 2. 要开始 Nios II 命令壳, 需要在 Windows 的 Start 菜单上指向 All Programs > Altera > Nios II EDS <version_number>, 然后点击 Nios II <version_number> Command Shell 3. 跳转到 /software_bsp 文件夹 4. 输入下面命名来执行用于建立该参考设计所要求的硬件抽象层 (HAL) 驱动程序的脚本 :./create-this-bsp r 5. 跳转到 /software_app 文件夹该文件夹包含 srio_main_full.c, srio_regs.h 和 create-this-app 文件 6. 输入下面命令来执行用于编译 srio_main_full.c 中驱动程序软件的脚本 :./create-this-app r

14 14 使用参考设计 7. 请按照下面步骤来对器件编程, 下载软件映像, 以及开始 Nios II 终端会话 : a. 在命令壳中输入下面命令来对器件编程 : nios2-configure-sof -d 1../srio_2500_x1.sof r b. 输入下面命令将软件映像下载到器件中 : nios2-download --device=1 -g srio_test.elf r c. 通过输入下面命令来开始 Nios II 终端对话, 从而与器件中的 Nios II 处理器进行通讯 nios2-terminal --device=1 r d. 如果使用双板级链接, 那么现在需要将 JTAG 电缆从板级 B 连接到板级 A 在同一 Nios II 命令壳中, 对板级 A 重复步骤 a 到步骤 c 8. 打开 Quartus II 软件在 Tools 菜单中, 点击 SignalTap II Logic Analyzer 来打开 SignalTap TM 嵌入式逻辑分析器文件 stp1.stp stp1.stp 文件包含一列随着重配置过程的变化而变化的内部信号通过查看这些信号上的活动以确认是否执行了重配置您也可以在第 19 页图 10 到第 21 页图 12 中查看这些信号 9. 在 nios2-terminal 中输入下面的命令来重配置 RapidIO MegaCore 功能的数据速率 : rate_reconfig <desired data rate> r 1 所需的数据速率可以是 1250,2500,3125, 或者 5000 如果使用相同的数据速率重配置 RapidIO MegaCore 功能, 那么 Nios II 处理器会执行重配置以及复位过程, 但是最终的数据速率将不会改变如果使用不支持的数据速率来重配置 RapidIO MegaCore 功能, 那么 Nios II 终端会显示例 1 中的错误信息 : 例 1. 错误信息

15 使用参考设计 15 要检查速率重配置之前和之后的当前链路的状态, 需要在 nios2-terminal 中输入 Link 如果链路被建立, 则返回的命令显示 Link Up, 请参考例 2 如果链路断开, 返回的命令显示 Link Down 例 2. 成功的 Link Up 如果只使用一个板级来进行重配置, 那么可以在所有的情况下建立链路, 这是因为 TX 与 RX 端口是使用相同的数据速率重配置的如果通过已建立的链路在两个板级上运行两个设计, 那么在重配置过程之后, 链路能够接通也能够断开, 这取决于已重配置的所需数据速率是否与另一个端口上的数据速率相同 1 在 nios-2 终端对话中输入 r 来使用软件复位命令

16 16 验证的测试用例 ( 双板连接 ) 验证的测试用例 ( 双板连接 ) 运行参考设计后, 可以通过执行测试用例 1 和 2 来验证动态数据速率重配置过程如果链路搭档的数据速率不一样, 那么 RX 端口无法锁定频率, 并且 RapidIO 链路会断开然而, 如果链路搭档的数据速率相同, 那么 RapidIO MegaCore 功能会成功地建立一个链路图 9 显示了测试用例 1 和 2 的双板连接图 9. 双板连接的测试用例 Board A (Device Under Test) Board B (Control) RX port (rd_rapidio) Test Case 1 TX port (td_rapidio) Stratix IV GX High-speed Serial Interface through SMA Cable Stratix IV GX TX port (td_rapidio) Test Case 2 RX port (rd_rapidio) Test Case 1: Testing TX port Test Case 2: Testing RX port 测试用例 1: 测试 TX 端口测试用例 1 的初始数据速率为 GBaud. 这一测试用例的目的在于测试板级 A 的 TX 端口如果将板级 A 的初始数据速率重配置成 GBaud, 那么由于板级 A 和 B 运行在不同的数据速率下, 因此链路会断开板级 A 的 TX 端口上的数据速率被重配置为所需的数据速率, 但是板级 B 的 RX 端口上的数据速率保持不变因此, 数据速率无法同步, 链路会断开通过使用 SignalTap II 嵌入式逻辑分析器, 您可以监控 port_initialized 信号上的测试结果如果将数据速率从 GBaud 重配置成 GBaud, 那么您可以监控 RapidIO MegaCore 功能中的重置序列, 并且可以观测相应的链路何时被重建表 3 显示了测试用例 1 的测试条件表 3. 测试用例 1 的测试条件板级步骤链路 (port_initialized 信号 ) A 和 B 使用 GBaud 设计进行配置 Lock (1 b1) A 从 GBaud 重配置成 GBaud Lost lock (1 b0) A 从 GBaud 重配置成 GBaud Lock (1 b1)

17 验证的测试用例 ( 双板连接 ) 17 测试用例 2: 测试 RX 端口测试用例 2 的初始数据速率为 GBaud 这一测试用例的目的在于测试 RX 端口如果将板级 B 的初始数据速率配置成 GBaud, 则运行在 GBaud 数据速率的板级 A 会失去链路请注意, 板级 B 是采用所需的数据速率配置的, 并且没有被重配置您可以准备另一个运行在 GBaud 数据速率的.sof 文件, 并将这个.sof 文件编程到板级 B 如果板级 B 的 TX 端口有一个不同的数据速率, 则链路会断开要想重新建立链路, 您必须使用相同的数据速率来重配置板级 A, 这里使用 GBaud 如果板级 A 的 RX 端口上的所需数据速率与板级 B 的 TX 端口上的数据速率相匹配, 则链路会被重新建立表 4 显示了测试用例 2 的测试条件表 4. 测试用例 2 的测试条件板级步骤链路 (port_initialized 信号 ) A 和 B 使用 GBaud 设计进行配置 Lock (1 b1) B 将 GBaud.sof 文件编程到板级 B Lost lock (1 b0) A 从 GBaud 重配置成 GBaud Lock (1 b1) f 要了解关于 SignalTap II 嵌入式逻辑分析器的详细信息, 请参考 Quartus II 手册第 3 卷中的 Design Debugging Using the SignalTap II Embedded Logic Analyzer 章节波形实例本章节提供了动态数据速率重配置过程的 SignalTap II 信号和波形表 5 对第 19 页图 10 到第 21 页图 12 中所示的信号作了说明表 5. SignalTap II 嵌入式逻辑分析器上显示的已选择信号 (1/2) 信号 port_initialized reset_state_machine softctrl reset_srio_n( 注释 1) softctrl sys_mnt_s_...( 注释 1) 说明表明成功地完成了串行 RapidIO 初始化序列链路被建立监控复位后的收发器 PLL 和频率的锁定状态当 RapidIO MegaCore 功能锁定收发器 PLL 和频率时,RapidIO 链路被建立当被下面其中一个条件触发时, 进行复位 : 软件重置硬件重置重配置过程用户逻辑上的 Avalon-MM 信号, 来自 SOPC Builder 系统 (Nios II 处理器 )

18 18 验证的测试用例 ( 双板连接 ) 表 5. SignalTap II 嵌入式逻辑分析器上显示的已选择信号 (2/2) 信号 reconfig reconfig_ena( 注释 2) reconfig rate_reconfig( 注释 2) reconfig reconfig_done( 注释 2) controller ( 注释 3) 说明使能动态数据速率重配置过程另外, 也表明了 rate_reconfig[1:0] 信号有效, 以及 srio_softctrl 用户逻辑上的输出和到重配置控制器的输入一个表明当前重配置数据速率的内部信号当 srio_softctrl 用户逻辑拉起 reconfig_ena 信号时, rate_reconfig 值表明要重配置的当前数据速率, 并表明值是有效的下面的值表明当前数据速率 : 0h: GBaud 1h: GBaud 2h: GBaud 3h: GBaud 表明重配置过程完成返回所有的状态和输出信号到它们的默认值控制器中来自.mif 文件的数据, 地址和信号这些信号被输入到 ALTGX_RECONFIG 宏功能表 5 注释 : (1) 从 Nios II 处理器到 srio_softctrl 用户逻辑 (SOPC Builder 系统中的 Avalon 总线 ) 的信号 (2) 从 srio_softctrl 用户逻辑 (SOPC Builder 系统 ) 到控制器的管道信号 (3) 从控制器到 ALTGX_RECONFIG 宏功能的信号

验证的测试用例 ( 双板连接 ) 19 图 10 到第 21 页图 12 显示了动态数据速率重配置过程的 SignalTap II 波形图 10 显示了动态数据速率重配置过程开始时的 SignalTap II 逻辑分析器波形实例通过将 reconfig_ena 信号设置成 SignalTap 文件中的触发点来获得这一波形图 10.

19 验证的测试用例 ( 双板连接 ) 19 图 10 到第 21 页图 12 显示了动态数据速率重配置过程的 SignalTap II 波形图 10 显示了动态数据速率重配置过程开始时的 SignalTap II 逻辑分析器波形实例通过将 reconfig_ena 信号设置成 SignalTap 文件中的触发点来获得这一波形图 10. 动态数据速率重配置过程的开始 ( 注释 1) 图 10 注释 : (1) 取代第 17 页表 5 中所表示的 5.0 GBaud,rate_reconfig 信号的初始值为 0h, 由于寄存器复位 rate_reconfig 信号的值仅在 reconfig_ena 信号 (1 b1) 拉起时有效, 使 rate_reconfig 信号能够被发送到控制器进行处理如果要开始重配置过程, 则需要在 nios2- terminal 中输入软件命令 rate_reconfig< 所需的数据速率 > 当输入软件命令时,Nios II 嵌入式处理器提示 srio_softctrl 用户逻辑拉起 reconfig_ena 信号 rate_reconfig 信号被重配置成 GBaud (3h) 在控制器接收到 rate_reconfig 和 reconfig_ena 信号后, 在 ALTGX_RECONFIG 宏功能开始一系列的写脉冲随着控制器上每一个写脉冲的生成, reconfig_data 和 reconfig_address 信号对 ALTGX_RECONFIG 宏功能中选择的.mif 文件内容进行加载, 并且对收发器进行重配置当重配置过程开始时, srio_softctrl 用户逻辑会发送复位信号, 以对 RapidIO MegaCore 功能进行复位 RapidIO 链路断开并且置低 port_initialized 信号, 保持复位直到完成重配置过程

20 验证的测试用例 ( 双板连接 ) 图 11. 动态数据速率重配置完成后图 11 显示了动态数据速率重配置过程完成后的 SignalTap II 逻辑分析器的波形实例通过将 reconfig_done 信号设置成 SignalTap 文件中的触发点来获得这一波形当 ALTGX_RECONFIG 宏功能接收来自控制器的已选择的.

20 20 验证的测试用例 ( 双板连接 ) 图 11. 动态数据速率重配置完成后图 11 显示了动态数据速率重配置过程完成后的 SignalTap II 逻辑分析器的波形实例通过将 reconfig_done 信号设置成 SignalTap 文件中的触发点来获得这一波形当 ALTGX_RECONFIG 宏功能接收来自控制器的已选择的.mif 文件内容时, 通过 reconfig_togxb 信号来重配置 RapidIO MegaCore 功能中的收发器 ALTGX_RECONFIG 宏功能写入.mif 文件中所有内容, 以完成重配置过程 ALTGX_RECONFIG 宏功能对收发器进行完全重配置后, 拉起 reconfig_done 信号, 以表明重配置过程已经完成 srio_softctrl 用户逻辑中的状态机将 reconfig_ena 信号置低,srio_softctrl 用户逻辑以及重配置控制器返回到空闲状态当重配置过程完成时, reset_srio_n 信号释放 RapidIO MegaCore 功能上的复位 RapidIO MegaCore 功能然后会尝试锁定收发器 PLL 以及频率, 以重新建立链路

21 使能重配置 21 图 12. 当链路被重建时图 12 显示了当链路被重建时 SignalTap II 逻辑分析器的波形实例通过将 port_initialized 信号设置成 SignalTap 文件中的触发点来获得这一波形如果数据速率在 TX 和 RX 端口上的相同,RapidIO MegaCore 功能会锁定收发器 PLL 以及频率, 来重新建立链路 RapidIO MegaCore 功能拉高 port_initialized 信号以指明链路被建立并且可以使用现在,RapidIO MegaCore 功能就能够以所需的数据速率发送和接收数据使能重配置本章节提供了为您的设计实现重配置过程时, 可能用到的额外信息 1 参考设计按照以下步骤提供了包含最终结果的 SRAM 目标文件 (.sof) 请按照下列步骤来重配置 RapidIO MegaCore 功能中的收发器 : 1. 例化 SOPC Builder 系统中的 RapidIO MegaCore 功能 2. 生成 SOPC Builder 系统 3. 在 rapidio hierarchy 下, 点击 rapidio_riophy_gxb 来运行 ALTGX 参数编辑器

22 22 文档修订历史 4. 要使 ALTGX_RECONFIG 宏功能够重配置收发器中的 Channel and CMU PLL, 在 ALTGX_RECONFIG 参数接口的 Reconfiguration settings 标签中, 开启 Enable Channel and Transmitter PLL reconfiguration. 5. 点击 Finish, 重新生成收发器文件请按照下列步骤来例化 ALTGX_RECONFIG 宏功能以及选择 Channel and CMU PLL 重配置模式 : 1. 在 Tools 菜单中, 点击 MegaWizard Plug-In Manager 2. 点击 Next 3. 在宏功能列表中, 点击 I/O category 旁边的 + 图标, 然后选择 ALTGX_RECONFIG 点击 Next 4. 在 ALTGX_RECONFIG 参数编辑器的 Reconfiguration settings 标签中, 开启 Channel and TX PLL select/reconfig ALTGX_RECONFIG 宏功能通过 reconfig_togxb 和 reconfig_fromgxb 信号与 RapidIO MegaCore 功能中收发器交换数据其它信号连接到控制器, 以获得已选择的.mif 文件中的重配置数据 f 要了解关于 ALTGX_RECONFIG 宏功能的详细信息, 请参考 Stratix IV 器件手册第 2 卷中的 Stratix IV Dynamic Reconfiguration 章节 1 如果您的设计需要不同的收发器设置 ( 例如, 如果您的设计使用一个与参考设计中指定频率不同的时钟频率 ),Altera 建议使用所需的收发器设置, 来重新生成用于四个数据速率的四个.mif 文件必须重新生成.mif 文件, 这是因为 reconfig_mif 文件夹中的.mif 文件包含仅用于 RapidIO MegaCore 功能的收发器设置 f 要了解关于例化多个.mif 文件的详细信息, 请参考 Stratix IV 器件手册第 2 卷中的 Stratix IV Dynamic Reconfiguration 章节文档修订历史表 6 显示了本应用笔记的修订历史表 6. 文档修订历史日期版本修订内容 2010 年 12 月 1.0 首次发布

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untitled 01 1-1 Altera Installer 1-2 1-3 FBBCar 1-4 FPGA 1. 2. 3. 4. FBBCar Altera FPGA FBBCar Quartus II ModelSim-Altera 1-1 1-1 FBBCar 1 220 2 10k 2 1k 2 2k 2 470k 2 1 950nm 2 2 38kHz 2 2 3PIN 2 2 1 1 2 01 Altera

AN617: Stratix IV GX器件的RapidIO动态 数据速率重配置参考设计

AN617: Stratix IV GX器件的RapidIO动态数据速率重配置参考设计