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1 本章目標了解 0 CPU 的結構接腳功能與資料存取時序了解 0 CPU 的結構接腳功能與資料存取時序了解 0 CPU 的結構接腳功能與資料存取時序了解 0 CPU 的結構接腳功能與資料存取時序了解 Pentium 的結構接腳功能與資料存取時序了解 Pentium II III 與 Pentium 的結構與功能. 0 內部功能方塊圖指標 / 指示暫存器 SP BP DI SI 執行單元 (EU) 資料暫存器 AH AL BH BL CH CL DH DL AX BX CX DX 匯流排界面單元 (BIU) IP CS DS ES SS 節區暫存器匯流排界面邏輯指令佇列指令暫存器控制單元匯流排ALU.

2 0/0 接腳分佈圖 GND AD AD AD AD AD0 AD9 AD AD AD AD5 AD AD AD AD AD0 NMI INTR GND MN/ MX = Vcc MN/ MX = Vcc AD5 A/S A/S A/S5 A9/S BHE/S MN/ MX RD HOLD HLDA WR M/ IO DT/ R DEN ALE INTA TEST RESET Vcc AD5 A/S A/S A/S5 A9/S BHE/S MN/ MX RD RQ/GT0 RQ/GT LOCK S S S0 QS0 QS TEST RESET GND A A A A A0 A9 A AD AD AD5 AD AD AD AD AD0 NMI INTR GND MN/ MX = Vcc Vcc A5 A/S A/S A/S5 A9/S SS0 MN / MX RD HOLD HLDA WR IO / M DT/ R DEN ALE INTA TEST RESET MN/ MX = 0 Vcc A5 A/S A/S A/S5 A9/S Vcc MN/ MX RD RQ/GT0 RQ/GT LOCK S S S0 QS0 QS TEST RESET. 0/0 接腳功能與類型接腳名稱功能類型基本信號組 AD5 ~ AD0 資料 / 位址匯流排雙向, 三態 A/S, A/S 位址 / 節區識別碼輸出, 三態 A/S5 位址 / 中斷致能旗號狀態輸出, 三態 A9/S 位址 / 狀態輸出, 三態 BHE /S 高序資料匯流排位元組致能 / 狀態輸出, 三態 RD 控制輸出, 三態 WAIT 狀態要求輸入 TEST 等待測試控制輸入 INTR 中斷要求輸入 NMI 不可抑制中斷要求輸入 RESET 系統重置輸入系統時脈輸入 Vcc/Gnd 電源 / 接地輸入.

3 0/0 接腳功能與類型最大模式系統信號組 (MN/MX = Gnd) S, S,S0 匯流排週期狀態輸出, 三態 RQ / GT, RQ / GT0 匯流排優先權控制雙向 QS, QS0 指令佇列狀態輸出 LOCK 匯流排鎖住控制輸出, 三態最小模式系統信號組 (MN/MX = Vcc) M/ IO 記憶器 /IO 存取控制輸出, 三態 WR 寫入控制輸出, 三態 ALE 位址鎖住致能輸出 DT/ R 資料傳送接收輸出, 三態 DEN 資料致能輸出, 三態 INTA 中斷要求認知輸出 HOLD 三態匯流排持住要求輸入 HLDA 三態匯流排持住認知輸出.5 SS0* IO/M* 與 DT/R* 的信號組合 IO/ M DT/R SS0 名稱功能 INTA 中斷認知 0 0 MEMR 記憶器 0 0 MEMW 記憶器寫入 0 HALT CPU 執行 HLT 指令而且在 HALT 狀態 0 0 IFETCH CPU 正在指令 OP CODE 0 IOR I/O 裝置 0 IOW I/O 裝置寫入 NONE 系統匯流排不啟動.

4 記憶器系統結構 FFFFF FFFFE FFFFD FFFFC A9~A FFFFF FFFFD BHE FFFFE FFFFC A0 (Y+) (X+) (X+) (Y) (X+) (X) (a) 邏輯位址空間 D5~D (b) 實際記憶器系統結構 D~D0. S* S* 與 S0* 的信號組合 S S S0 名稱功能 INTA 中斷認知 0 0 IOR I/O 裝置 0 0 IOW I/O 裝置寫入 0 HALT CPU 執行 HLT 指令而且在 HALT 狀態 0 0 IFETCH CPU 正在指令 OP CODE 0 MEMR 記憶器 0 MEMW 記憶器寫入 NONE 系統匯流排不啟動.

5 QS 與 QS0 的信號組合 QS QS0 名稱功能 0 0 NOOP 沒有動作 0 QB 在指令佇列中的第一個 OP CODE 正被執行 0 QE 指令佇列為空態 QBS 在指令佇列中的其它 ( 第一個除外 )OP CODE 正被執行.9 最小模式系統記憶器與 I/O 匯流排週期時序圖一個匯流排週期 T T T A9/S~A/S BHE / S 位址與 BHE 狀態輸出 AD5~AD0 位址輸出資料輸入 ALE M / IO 0 = I/O, = 記憶器 RD DT / R DEN.0

6 最小模式系統記憶器與 I/O 寫入匯流排週期時序一個匯流排週期 T T T A9/S~A/S BHE / S AD5~AD0 位址與 BHE 位址輸出狀態輸出資料輸出 ALE M / IO WR 0 = I/O 寫入, = 記憶器寫入 DT / R DEN. WAIT 狀態時序 T T TW (-0 ns) t RYLCL t CHRYX (0 ns) T (a) 產生 WAIT 狀態 T T T T t RYHCH (5 ns) (b) 不產生 WAIT 狀態 t CHRYX (0 ns).

7 0 持住狀態 ( 最小模式系統 ) T 或 Ti 持住狀態 HOLD HLDA. A 時脈產生器 RES X X XTAL 振盪器 D Q CK 0 RESET OSC F / C EFI CSYNC RDY AEN RDY AEN ASYNC 5 CK D Q FF SYNC SYNC CK D Q FF 5 9 P Vcc Gnd.

8 0 系統支援信號電路 0K +5V 5MHz + +5V 0µF 9 X P OSC EFI 5 ASYNC RES Vcc 0MHz GND RDY A X F / C AEN AEN CSYNC RDY RESET V 0 Vcc MN / MX 0 9 0MHz GND GND RESET WAIT M / IO +5V CS S0 Y MUX EA S 0 5 LS5 5 0 QA QB QC QD QE QF QG QH INA LS 9 INB CLR 0- INTA RD WR.5 A 的 RDY 與 0 的輸入信號時序 T T TW T CLR QA QB RDY.

9 0/0 的輸入與輸出電氣特性 V IL = 0. V(max) V IH =.0 V(min) V OL = 0.5 V(max) V OH =. V(min) I IL = -0 µa(max) I IH = 0 µa(max) I OL =.5 ma(min) I OH = -00 µa(min). 0/0 對各種邏輯族系的元件之扇出數目 I IL I IH I OL I OH 0 的扇出 LSxx -0. ma 0 µa ma -0. ma Sxx -.0 ma 50 µa 0 ma -.0 ma ALSxx -0. ma 0 µa.0 ma -0. ma HC/HCTxx -0. µa 0. µa ma - ma 000.

10 .9 0 CPU 模組 A0 A A A A A5 A A D0~D A A9 A0 A A A A A5 D~D5 A A A A9 BHE M/IO RD WR +5V 0MIN MN 9 RESET INTR HLDA 0 HOLD NMI TEST AD0 AD 5 AD AD AD AD5 AD 0 AD 9 AD AD9 AD0 AD 5 AD AD AD AD5 9 A/S A/S A/S5 A9/S 5 BHE/S DEN DT/R M/IO RD WR 9 ALE 5 INTA LS D0 D D D D D5 D D OC G Q0 Q 5 Q Q 9 Q Q5 5 Q Q 9 LS D0 D D D D D5 D D OC G Q0 Q 5 Q Q 9 Q Q5 5 Q Q 9 LS D0 D D D D D5 D D OC G Q0 Q 5 Q Q 9 Q Q5 5 Q Q 9.0 資料匯流排與控制信號緩衝電路 M/IO RD WR DEN DT/R AD0~AD AD~AD5 M/IO RD WR D0~D D~D5 LS5 A A A A 5 A5 A A A 9 G 9 DIR B B B B 5 B5 B B B LS5 A A A A 5 A5 A A A 9 G 9 DIR B B B B 5 B5 B B B LS A A A A A A A 5 A G G 9 Y Y Y Y Y 9 Y Y 5 Y

11 0 內部功能方塊圖位址單元 (AU) 位移位址加法器節區長度檢查節區基底位址節區長度實際位址加法器位址門閂與推動器預先電路處理器擴展界面匯流排控制資料傳送接收器 A~A0 BHE M / IO PEACK PEREQ,HOLD S LOCK HLDA S0 COD / INTA D5~D0 執行單元 (EU) 暫存器 ALU 控制 NMI BUSY INTR ERROR 位元組指令佇列位元組預先佇列指令解碼器匯流排單元 (BU) 指令單元 (IU) RESET Gnd Vcc CAP. 0 接腳分佈圖.

12 0 匯流排週期類型 COD/ INTA M/IO S S0 啟動的匯流排週期類型中斷認知若 A= 為 HALT ; 否則為暫停 (shutdown) 0 0 記憶器 0 0 I/O 0 指令碼 0 0 記憶器寫入 0 0 I/O 寫入. 基本 0 CPU 模組 (CPU 工作頻率為 MHz) 5pF +5V K +5V K 9 5 SO S M/IO CEN/AEN CENL CMDLY MB INTA IORC IOWC MRDC MWTC 9 DT/R DEN ALE 5 MCE 5pF MHz +5V 0K + 0uF RESET 5 5 X X EFI ARDY AYEN SRDY SYEN S0 S RES F/C RESET P 0 0.0uF RESET S0 S M/IO LOCK NMI INTR HOLD HLDA ERROR BUSY PEREQ PEACK COD/INTA CAP A0 A A A A A5 A A A A9 A0 A A A A A5 A A A A9 A0 A A A BHE D0 D D D D D5 D D D D9 D0 D D D D D

13 0 內部功能方塊圖 Barrel 移位電路 / 加法器乘法 / 除法電路暫存器 ALU 有效位址有效位址執行單元保護測試單元解碼與排程電路控制 ROM 節區單元分頁單元匯流排界面 - 輸入加法器描述子暫存器節區長度與屬性 PLA 指令解碼個已經解碼的指令佇列控制加法器頁區快取暫存器控制與屬性 PLA 預先 / 節區長度檢查電路個位元組指令碼佇列控制指令預先解碼指令預先 ALU 專用匯流排實際位址要求優先權電路控制位址推動器管線 / 匯流排寬度控制 MUX/ 傳送接收器 HOLD,INTR, NMI,RESET, HLDA, BUSY ERROR A~A BE ~ BE0 W / R, LOCK, BSIG M / IO, D / C, NA ADS, D~D0.5 轉換旁瞻緩衝器 (TLB) 的邏輯方塊圖 5 0 { 位元線性位址頁區位移位址位元集合 0 集合標籤狀態 0 位元頁區基底位址集合比較器 0 Hit Hit Hit Hit 0 邏輯 OR MUX Hit 頁區基底位址頁區位移位址 0 實際位址.

14 0DX 的接腳 ( 接腳面 ) 圖. 0 的實際記憶器組織 D~D0 A~A D~D D~D D5~D D~D0 G 位元組 G 位元組 G 位元組 G 位元組 BE 記憶器庫 BE 記憶器庫 BE 記憶器庫 BE0 記憶器庫 0 位元位元位元.

15 匯流排類型 M/ IO D/C W / R 匯流排類型中斷認知 0 0 ( 不成立 ) 0 0 I/O 0 I/O 寫入 0 0 指令碼 0 HALT (A ~ A = 0; BE0 = BE = BE = ; BE = 0) SHUTDOWN (A ~ A = 0; BE0 = 0;BE = BE = BE = ) 0 記憶器記憶器寫入.9 非管線式匯流排週期時序 T T T BE ~ BE0,A~A, W / R, M / IO, D / C 位址位址位址 ADS D~D0 IN IN IN IN.0

16 管線式匯流排週期時序 T T T BE ~ BE0,A~A, W / R, M / IO, 位址 D / C 位址位址 ADS NA D~D0 IN IN IN IN. 0 系統在加入等待狀態的時序 T TW T TW BE ~ BE0,A~A, W / R, M / IO, D / C 位址位址 ADS D~D0 IN IN IN.

17 0 內部功能方塊圖 Barrel 移位電路暫存器 ALU 浮點運算單元 FPU 暫存器位元內部匯流排節區單元描述子暫存器 0 實際位址節區長度與屬性 PLA 微指令控制與保護測試單元控制 ROM 線性位址分頁單元 TLB 指令解碼 PCD,PWT 位移位址匯流排快取記憶器控制單元 k 位元組快取記憶器預先緩衝器位元組指令碼佇列 RD Y, LO C K, PLO CK A D S, W / R, D / C, FER R BOFF,A0M, BREQ,IGNNE,PCD,PWT M / IO,HOLD,HLDA,RESET,INTR,NMI 匯流排界面邊界掃描控制位址推動器寫入緩衝器 0 資料匯流排傳送接收器匯流排控制要求排程器猝發式匯流排控制匯流排寬度控制快取記憶器控制同位產生與控制 TCK,TMS TDI,TDO A~A BE ~ BE0 D~D0 BRDY, BLAST BS, BS KEN, FLUSH AHOLD, EADS PCHK DP~DP0 匯流排控制要求排程器相關信號. 0 的管線式執行單元執行例 FE D D EX WB FE D D EX WB FE D D EX WB MOV AX,OPR ADD AX,BX MOV OPR,AX (a) 沒有資料延遲的情況 FE D D EX WB FE D D EX WB MOV AX,OPR ADD AX,[BX] (b) 有資料延遲的情況 FE D D EX WB FE D D EX WB FE D D EX WB CMP AX,data Jcc target target: MOV BX,AX (c) 分歧指令.

18 0 的快取記憶器 0 0 資料區段資料區段資料區段資料區段 0 位元集合 0 集合標籤狀態 D D 集合 D D0 比較器 0 Hit Hit Hit Hit 0 邏輯 OR MUX Hit.5 0 快取記憶器操作模式控制位元操作模式 CD NW 填入穿透寫入作廢 0 0 致能致能致能 0 抑制致能致能抑制抑制抑制.

19 0 快取記憶器測試暫存器資料 TR 標籤 V L D LRU 位元成立位元 TR 集合選取 ENT CNT TR5. 0DX 的接腳圖.

20 0 的實際記憶器組織 D~D0 A~A D~D D~D D5~D D~D0 DP~DP0 DP DP DP DP0 同位位元 G 位元組 G 位元組 G 位元組 G 位元組 BE 記憶器庫 BE 記憶器庫 BE 記憶器庫 BE0 記憶器庫 0 位元位元位元.9 匯流排類型 M/ IO D/C W / R 匯流排類型 M/IO D/C W / R 匯流排類型中斷認知 0 0 指令碼 0 0 暫停 (halt)/ 特殊 (special) 0 保留 0 0 I/O 0 記憶器 0 I/O 寫入記憶器寫入.0

21 0 的非猝發式匯流排週期 T T T BE ~ BE0,A~A, W / R, M / IO, D / C 位址位址位址 ADS RDY D~D0 IN IN IN IN. 0 的猝發式匯流排週期 T BE ~ BE0,A~A, W / R, M / IO,D / C ADS BLAST 位址位址位址位址 BRDY D~D0 IN IN IN IN IN.

22 Pentium 內部功能方塊圖分歧標的預測預先緩衝器 TLB 指令碼快取記憶器 ( k 位元組 ) 指令解碼器位址產生 (U 管線 ) 控制單元位址產生 (V 管線 ) 整數暫存器 ALU(U 管線 ) ALU(V 管線 ) barrel 移位器 TLB 資料快取記憶器 ( k 位元組 ) ROM 控制分頁管理單元浮點運算單元控制暫存器加法器除法器乘法器 0 0 匯流排單元位元資料匯流排位元位址匯流排資料匯流排位址匯流排控制匯流排. Pentium 的 FPU 結構圖 U 管線超越 FE D D EX X X WF ER 超越.

23 Pentium(5/90/00/0/) 的接腳 ( 接腳面 ) 圖.5 Pentium 的實際記憶器組織 D~D0 A~A DP~DP0 D~D5 D55~D D~D0 DP DP DP5 DP D9~D D~D D~D D5~D D~D0 DP DP DP DP0 同位位元 5 M 位元組 5 M 位元組 5 M 位元組 5 M 位元組 5 M 位元組 5 M 位元組 5 M 位元組 5 M 位元組 BE 記憶器庫 BE 記憶器庫 BE5 記憶器庫 5 BE 記憶器庫 BE 記憶器庫 BE 記憶器庫 BE 記憶器庫 BE0 記憶器庫 0.

24 匯流排類型 M/ IO D/C W / R 匯流排類型 M/IO D/C W / R 匯流排類型中斷認知 0 0 指令碼 0 0 暫停 (halt)/ 特殊 (special) 0 保留 0 0 I/O 0 記憶器 0 I/O 寫入記憶器寫入. Pentium 的非猝發式匯流排週期 T T T BE ~ BE0,A~A, W / R, M / IO, D / C 位址位址位址 ADS BRDY D~D0 IN IN IN IN.

25 Pentium 的猝發式匯流排週期 T BE ~ BE0,A~A, W / R, M / IO,D / C ADS BRDY 位址位址位址位址 D~D0 IN IN IN IN IN.9 P 處理器微架構方塊圖系統匯流排匯流排單元 L 快取記憶器 ( 路 ) L 快取記憶器 ( 路 ) 前端指令 / 解碼指令快取記憶器微指令碼 ROM 指令執行失序執行核心指令除役分歧預測分歧歷史更新.50

26 Intel NetBurst 微架構方塊圖系統匯流排匯流排單元 L 快取記憶器 ( 伺服器專用 ) L 快取記憶器 ( 路 ) L 快取記憶器 ( 路 ) 前端指令 / 解碼蹤跡快取記憶器微指令碼 ROM 指令執行失序執行核心指令除役分歧預測分歧歷史更新.5

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Microsoft PowerPoint - chap12.ppt 步並列資料轉移 CLK 位址與命令資料匯流排週期 (a) 單一時脈週期匯流排週期 CLK 位址與命令資料匯流排週期匯流排週期 (b) 多時脈週期林銘波編著 --- 全華科技圖書公司 2. 閃脈控制方式 --- 來源裝置啟動來源裝置閃脈控制線標的裝置 (a) 方塊圖成立閃脈控制線 (b) 時序圖標的裝置將資料閘入資料暫存器中林銘波編著 --- 全華科技圖書公司 2.2 閃脈控制方式