Using Floating-Point FPGAs for DSP in Radar

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磨唐
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1 在雷达系统的 DSP 中使用浮点 FPGA WP 白皮书本文档介绍在雷达系统数字信号处理 (DSP) 的 FPGA 中使用浮点处理功能及其优点引言现代雷达系统能够处理高达 100 GHz 的高频信号现代阵列雷达系统采用了具有数字信号处理功能的各种模式, 包括, 搜索识别跟踪锁定和监控等模式大部分这些雷达系统, 无论是机械操作还是电动工作, 现在都通过数字方式处理信号, 支持使用软件驱动波形的多种模式, 从而提高了系统灵活性很多军事应用在电路板空间和功耗上都有实际限制对于这些 DSP 推动的应用,FPGA 在性能和体积重量和功耗 (SWaP) 等方面提供最佳特性特别是,Altera FPGA 具有以下信号处理优势 : 高效的浮点 DSP, 实现了优异的系统范围和可测性支持扩展存储器功能和 I/O 带宽的并行 DSP 处理精度可调 DSP 支持天线端的高效集成业界前所未有的全面的 DSP 解决方案较低的静态功耗和动态功耗除了上面所列出的,Altera 浮点 FPGA 还支持天线端精度较高的处理功能, 提高了系统动态范围, 降低了损耗浮点处理功能能够跟踪和移动尾数的二十进制点, 调整数字, 从而减小了溢出风险 (1) 雷达数字处理要求现代雷达需要计算大量的实时信息这意味着在处理信息时不能有延时实时处理对信号处理器件有严格的要求这些系统还有实际的空间功耗和散热要求以下技术支持实时 DSP 处理 : FPGA 单片 DSP 通用图形处理单元 (GPU) 多核处理器虽然这些器件都非常灵活, 支持软件无线电数字处理, 而只有 Altera FPGA 具有优异的 SWaP 真正的浮点和并行信号处理功能信号处理的一个关键部分是性能和功耗测量, 对于浮点操作, 通常以每瓦 GFLOP 来测量表 1 列出了各种产品的每瓦 GFLOP 范围 : 101 Innovation Drive San Jose, CA 版权 2011 Altera 公司保留所有权利 ALTERA ARRIA CYCLONE HARDCOPY MA MEGACORE NIOS QUARTUS 以及 STRATI 均在美国专利和商标事务所进行了注册, 是 Altera 公司在美国和其他国家的商标所有其他商标或者服务标记的所有权属于其各自持有人, 对此进行了解释 Altera 保证当前规范下的半导体产品性能与 Altera 标准质保一致, 但是保留对产品和服务在没有事先通知时的升级变更权利除非与 Altera 公司的书面条款完全一致, 否则 Altera 不承担由此处所述信息产品或者服务导致的责任 Altera 建议客户在决定购买产品或者服务, 以及确信任何公开信息之前, 阅读 Altera 最新版的器件规范说明 2011 年 5 月 Altera 公司反馈订阅

2 雷达数字处理体系结构第 2 页表 1. 数字信号处理效率产品类型每瓦 GFLOP 高端 CPU < 3 通用 GPU < 5 高端 DSP < 8 Stratix IV FPGA 5 7 Stratix V FPGA 表 1 表明,Altera FPGA 浮点运算的效率比很多 CPU 高出 10 倍以上与前几代 FPGA 相比,Altera 28-nm Stratix V 器件系列的 GFLOP 性能将会加倍设计人员可以通过把 Stratix IV 或者 Stratix V FPGA 与 Bittware Anemone DSP 组合起来使用, 进一步提高效率 Stratix 系列 FPGA 与 Anemone DSP 组合使用后, 进一步提高了性能, 能够针对数字信号处理器使用标准 ANSI C 软件代码, 在 FPGA 中进行加速浮点 FPGA 针对特殊的性能需求提供最有效的小型化和功耗解决方案实时 DSP 解决方案必须能够并行执行数千次计算只有 FPGA 具有这一功能, 这是因为它与硬核处理器不同, 能够提供优异的定制存储器访问 ( 被称为数据定位 ) 功能, 以及非常宽的内部带宽现代 FPGA 含有 1000 多个并行工作的 DSP 单元,50 Mb 片内存储器, 以及 500 Gbps 的 I/O 带宽 DSP 单元还包括预加器单元等高效功能, 从而减少了处理数字滤波器所需的单元雷达系统必须有很大的动态工作范围发射信号在向目标传输过程中, 功率衰减与传输距离的平方成正比, 信号被反射回来后, 导致衰减是距离的 4 次方对于距离确定而不容易观察的目标, 在高强度信号时不会致盲, 如果采用定点来实现, 则会导致非常大的数据带宽在整个雷达处理链中一般至少要采用单精度浮点甚至是双精度浮点处理功能来解决这一问题很少有 DSP 和多核处理器能够支持这些浮点处理单元只有 Altera 在 FPGA 中提供真正的单精度和双精度浮点算法雷达数字处理体系结构现代雷达为天线或者天线单元提供模拟接口, 而模拟信号能够转换为数字信号进行处理接收机通常包括下变频和聚束单元, 如图 1 所示发射机包括脉冲产生聚束和数字上变频单元雷达处理单元处理信息来增强信号, 去掉环境影响, 探测目标位置和速度, 进行系统控制等其他任务以下章节详细讨论这些单元

3 聚束滤波第 3 页图 1. 典型的数字雷达体系结构 Control, Power Display, Communication Power AMP Duplex DAC Multi-channel Phase Shift and DUC Beam Weights FPGA Pulse / Waveform Generation Beam Weights System Control Threshold, Decisions, Waveforms, Compensation Low Noise Amp Track and Predict ADC DDC Phase Shift and Summation and Beam Weights Pre-detect Multi-channel CPU Range and Doppler Receiver / Emitter Radar Processing 聚束滤波在雷达系统中, 聚束是指辐射或者接收能量时, 在实际方向上形成波束, 也称为转向聚束是提高方向灵敏度的空间滤波方法在接收侧, 聚束单元确定信号的到达角度这特别适用于相阵天线, 这类天线具有多个单元, 以及较大的天线阵列, 如图 2 所示图 2. 阵列天线当雷达系统接收天线或者阵列单元 ( 即, 天线组 ) 的能量时, 其他目标和环境的干扰能量会对雷达系统功能产生不利影响为解决这些问题, 雷达设计人员开发了能够进行空间和时域滤波的系统空间滤波的重点是空间距离和方向, 而时域滤波主要是处理信号的时间单元 ( 或者频率 )

4 聚束滤波第 4 页聚束处理多通道环境的多面天线, 通过调整相位和增益, 将信号延时与一个方向对准, 这样, 来自不同天线的信号被加到所关注的区域中, 在不需要的方向上相互抵消, 如图 3 所示图 3. 聚束雷达阵列模型 Gain Phase Gain Phase Gain Phase Gain Phase 还加入权重来控制波束形状, 如图 4 和图 5 所示图 4. 窄带相位阵列的聚束图 (2) x0[n] x1[n] x2[n]. xm-1[n] w0 w1 w2 w M-1 + y[n] = w H x [n] w = [α 0, α 1 е -jς,, α M-1 е -j(m-1)ς ]T ς 2πƒ 0 d = sin θ c 0 α m = amplitude weight for sensor m ƒ 0 = bandpass center frequency, Hz θ 0 = direction of max response

5 聚束滤波第 5 页在数学上, 窄带聚束对应于 FIR 滤波器方法传统上, 聚束是定点处理的结果使用浮点 FPGA 能够简化将 MATLAB 系统级模型从浮点转换到定点这一任务图 4 和图 5 分别显示了窄带和宽带应用的聚束功能图 5. 宽带延时求和阵列的聚束图 (2) x0(t) δ(t-[m-1]t) x1(t) x2(t) δ(t-[m-2]t) δ(t-[m-3]t) w0 w1 + m-1 y(t) = Σwmxm(t-[M-m-1]T) m-0. w2 When T = τ, channels are all time aligned for signal from direction θ xm-1(t) δ(τ) wm-1 Gain in direction θ = Σwm. Less in other directions due to incoherent addition 图 6 所示是一个 FIR 滤波后的波束响应, 对旁瓣电平进行控制在这个例子中, 对波束进行加权, 以确定 20 度的峰值角度图 6. 滤波后的波束响应 (2) 30 Beam response for α = rest & Hamming, θ 0 = 20 degres 25 Rect Hamming 20 Gain in db Bearing in degrees

6 聚束滤波第 6 页时域分析在单波束滤波器时工作较好, 而多阵列一次需要对多个波束进行滤波对于宽带应用的多波束, 采用傅里叶变换分析方法, 如图 7 所示图 7. 宽带聚束器的傅里叶变换分析 FFT rth bin W 1 y(f 1 ) FFT rth bin W r y(f T ) FFT y FFT rth bin W K y(f K ) Altera FPGA 的聚束功能图 8 所示为传统的下变频系统, 到达信号被转换为低频到达信号与另一本地产生的频率信号相混合, 产生外差输出, 经滤波后, 进行下变频采样外差是通过混合 ( 相乘 ) 两路振荡波形来产生新频率然后, 基带数据可以用于系统中后续级的信号和数据处理图 8. 传统的下变频 (3) Complex NCO exp (j θ k n + PhsAdj) H(Z) ADC Real IF Data M:1 Decimating Low Pass FIR M:1 Decimating Low Pass FIR I Baseband Data Q Baseband Data Real IF Signal Complex Baseband Signal Baseband Fc = Carrier Signal Frequency, F Baseband Carrier Frequency, F Signal

7 聚束滤波第 7 页为能够更好的进行工作, 数字聚束功能应具有以下特性 : 面向多种接口类型的宽带输入连接适用于并行实时滤波的简单体系结构可定制的高效存储器, 在时域以及空间上确定靠近处理器单元的波束加权数据可定制时域或者频域处理功能, 数据速率足以处理所有信号高性能平台, 低功耗, 小体积为连续片内处理提供宽带支持, 或者提供宽带输出将数据移出, 以便在系统中进一步进行处理下面介绍了 Altera 聚束功能怎样满足这些需求 Altera 提供雷达前端聚束设计实例, 帮助设计人员开始进行聚束处理设计如图 9 所示, 这一设计实例使用混杂多相数字下变频 (DDC) 功能, 这是因为它能够高效使用资源 (3) 它高效的计算这一多相分解功能, 支持分析一个信号流中的多个相位这一方法使用了混叠功能来减少对资源的占用, 但是与采样前的低频转换有相同的效果最后, 混频器工作速率与输出采样速率相同, 而不是输入速率, 从而节省了资源, 降低了功耗图 9. 混叠多相滤波 (3) ADC 2.8 Gsps Real IF Data Real IF Signal Band Pass FIR Φ 0 Band Pass FIR Φ 1 Band Pass FIR Φ 2 Band Pass FIR Φ 3 Band Pass FIR Φ 4 Band Pass FIR Φ 5 Band Pass FIR Φ 6 Band Pass FIR Φ 7 exp (j 0k 2ϖ/8) exp (j 1k 2ϖ/8) exp (j 2k 2ϖ/8) exp (j 3k 2ϖ/8) exp (j 4k 2ϖ/8) exp (j 5k 2ϖ/8) exp (j 6k 2ϖ/8) exp (j 7k 2ϖ/8) Spinner selects Nyquist Zone to downconvert + Baseband I Data Baseband Q Data Complex NCO 350 MSPS Baseband FS/2 FS 图 9 和图 10 介绍了雷达前端设计实例的信号流程在这个例子中,2.8-GSPS ADC 输入被 ALTLVDS megafunction 转换为 350Mhz 的 8 个相位设计首先通过多相滤波器进行 8 到 1 下变频采样然后, 旋转器和加法器实现对所需奈科斯特区的选择复数基带信号准备好下一步处理采用 FFT 分析进行转换, 实现频域表示高速 SERDES 可以用于将大量数据传送到另一 FPGA 或者背板 DSP Builder 高级模块库提供多相滤波器多相 NCO 带宽选择复数加法器以及 1K 复数 FFT 模块等这一设计实例也可以作为实现同一芯片上更复杂设计的基础, 更复杂的设计可能会含有脉冲压缩多普勒成形, 以及空间和时域自适应处理 (STAP) 等 Altera Stratix 和 Arria 系列器件为高性能聚束器应用提供以下优异的支持 : 宽带输入连接, 包括 LVDS 和高速 SERDES 适用于实时并行滤波的简单体系结构, 包括, 用于高效对称滤波的预加器, 唯一真正的浮点 DSP 解决方案, 以及用于高精度处理的 64 位累加通路

8 空时自适应处理第 8 页图 10. 雷达前端聚束器设计实例大容量存储器和高密度 DSP, 包括 Stratix V GS 器件, 一个 FPGA 管芯可提供 55-Mbit 片内存储器, 以及 4000 多个 DSP 单元对于需要片外数据分析功能的应用, 这些器件提供多种高速存储器接口, 包括, DDR3 QDRII+ 和 RLDRAM II 等用户可配置逻辑, 在时域或者频域进行滤波在任何数字处理器件中, 具有最佳性能功耗比宽带 SERDES LVDS, 以及通用 I/O, 支持数据在片内和片外之间无延时输入输出 2.8 GSPS A/D 8-path polyphase filter Band selection complex mixer/ spinner Complex adder 350 MSPS 18 bits 1,024 point radix 4 complex FTT 350 MPSP 22 bits SERDES backhaul 4 Lanes of 5.25 Gbps 空时自适应处理雷达系统越来越多的使用复杂的高速处理技术, 例如, 空时自适应处理 (STAP) 等 STAP 是高级信号处理技术, 在雷达应用中抑制时域和空间的干扰该方法提高了对慢速移动目标的探测能力, 慢速移动目标容易被杂波和干扰所遮蔽, 这非常适合进行空中监控, 在恶劣杂波环境中搜索慢速移动目标 STAP 遇到的挑战是很难实现低延时处理采用 STAP 算法,FPGA 减小了系统体积重量和功耗, 同时降低了计算延时 STAP 算法的关键部分是 QR 分解, 以及前向和后向代换 QR 分解是浮点矩阵求逆运算 QR 分解和代换需要多次迭代, 对数字结果非常敏感考虑到雷达的宽动态范围要求, 以及其他 SRAM FPGA 和多核产品定点处理的取整噪声问题, 最好能够采用浮点处理功能高效的雷达必须能够区分目标和噪声图 11 显示了三种不同类型的噪声接收机噪声是噪声基底, 图中以浅蓝色表示包括天线模拟处理和数字下变频 (DDC) 等单元在内的接收机链的质量决定了噪声电平第二个噪声源是杂波, 以绿色表示地杂波来自地面固定物体或者慢速移动物体的反射其多普勒分量在很大程度上由平台速率决定第三个噪声源来自干扰干扰源一般涉及到所有频率但是, 任何一个干扰源只有一个特定的位置, 因此, 只影响某一角度, 以棕色表示

9 空时自适应处理第 9 页图 11. 雷达以及杂波和干扰源噪声 Normalized Doppler Frequency Angle of arrival STAP 进行滤波, 抑制杂波和干扰, 因此, 比较容易识别目标有多种算法来实现 STAP 处理 (4) 在选择 STAP 处理算法时, 设计人员必须确定在功率域工作还是在电压域工作这些方法都涉及到从周围雷达单元中估算出噪声, 对需要的单元求倒数对噪声估值计算倒数时, 需要进行矩阵求逆和回代计算这些大量的迭代计算只能通过浮点处理才能实现此外, 所需要的大量数学运算有可能超出很多 DSP 的数据处理能力这些局限对现代雷达应用设计产生了实际约束, 限制了雷达系统的噪声抑制性能和灵敏度与类似的系统相比, 并行处理浮点 FPGA 能够实现优异的噪声抑制和灵敏度正常应用时,STAP 是非常难以处理的算法使用 STAP 的优点是能够提高几个数量级的目标探测灵敏度为此, 开发人员有很高的处理需求, 以及低延时快速适应和较大的动态范围要求下面介绍 Altera 怎样满足甚至超越这些需求 Altera FPGA 中的 STAP 处理 Altera 开发了 STAP 雷达浮点设计实例, 展示怎样在 Stratix 系列 FPGA 中实现这一算法这一设计实例介绍了怎样实现高性能浮点和矢量处理 Altera 为高效 STAP 浮点处理提供以下支持底层硬件结构支持的浮点运算为设计人员提供高效的浮点单元库为硬件结构提供高效算法映射的设计输入工具 Altera STAP 设计实例展示了 Altera 的浮点支持这一设计实例包括一组实际参数 16 面天线 16 个多普勒箱 64 个目标转向矢量, 以及 1 khz 的脉冲重复频率这意味着 80 GFLOP/s 的处理速率整个设计实例可以在 EP4SG230 中等密度 Stratix IV FPGA 上实现使用 MATLAB 和 Altera DSP Builder 高级模块库开发这一设计实例这一标准 Altera 设计流程包括以下步骤 : 1. 在 MATLAB 中实现整个 STAP 处理链, 包括激励发生以及获得结果的画线工具

10 空时自适应处理第 10 页 2. 使用 DSP Builder 高级模块库来实现数据处理链 3. MATLAB/ DSP Builder 协同仿真验证运算是否正确图 12 所示为使用实例设计产生的曲线上面的曲线显示了在应用 STAP 之前的均匀线性阵列 (ULA) 收集到的信号蓝色曲线表示了目标位置这一曲线表明无法识别目标, 这是因为出现的干扰完全掩盖了系统图 12.STAP 处理的测距结果 Signals collected by the ULA within the first pulse interval Magnitude Target Range (m) 1.5 x10-6 SMI output Magnitude Target Range (m) 图 13 显示的数据截屏中主要是 60 度的干扰第二条曲线显示了在 STAP 中计算的权重这张图显示, 在 60 度上应用了 -80dB 权重, 抑制了干扰突起杂波上的黄色线表示 -30dB 到 -40dB 的抑制杂波权重图 13 中的干扰抑制恰好位于图 11 显示的干扰源上图 11 中以绿色表示的杂波对应于图 13 中第二条曲线的黄色杂波抑制曲线, 它也是沿对角线的直线, 进行了适当的调整图 13. 多普勒 STAP 处理结果 Normalized Doppler Frequency Data Snapshot Angle Doppler Response Angle (degrees) Power (db) Normalized Doppler Frequency SMI Weights Angle Doppler Response Angle (degrees) Power (db)

11 Altera 的浮点 FPGA 第 11 页图 13 显示, 采用真浮点处理大动态范围驱动的 Altera Stratix IV FPGA, 目标探测灵敏度提高了几个数量级采用 Stratix 系列器件开发的雷达系统具有较低的延时, 能够迅速适应环境变化, 提高了并行处理嵌入式存储器和 DSP 单元密度总之,Altera STAP 设计实例是从复杂算法到实现实际硬件一个较好的例子这一实例使用 Simulink 设计输入方法, 充分发挥底层硬件结构的潜力利用这一方法, 雷达系统设计人员在一片 FPGA 中实现数百 GFLOP, 进一步提高了雷达系统的性能其他处理算法雷达开发人员还需要很多其他算法恒定虚警率 (CFAR) 处理是处理过程通常需要做出的第一个探测决定 (5) 这一算法使用临近单元的噪声自适应测量功能, 自动调整探测阈值即使出现了一定的噪声,CFAR 也能将误警概率保持在恒定水平上设计人员可以将浮点和 CFAR 算法结合起来, 探测被背景杂波包围的目标, 例如, 波涛汹涌的海面上的潜水艇潜望镜还有, 脉冲压缩是降低发射机功耗的另一方法, 它还保持了所需的距离分辨率设计人员可以使用浮点 FFT 来提高系统的滤波性能多普勒滤波功能通过多普勒效应对比返回脉冲和发射脉冲之间的频移 FFT 滤波器排列雷达目标速度矢量浮点也有助于提高计算的灵敏度表 2 和表 3 显示了 Altera 浮点 FFT IP 内核的基准测试结果这一 IP 内核实现了真正的浮点格式, 对每一数字进行调整, 不需要调整数字块, 不会带来取整错误表 2 显示了一片 Stratix IV 4SG70 器件一个 1024 点浮点 FFT 内核的资源和性能结果, 使用了 Quartus II 软件 10.1 表 3 显示了一片 Stratix IV 4SG530 器件中的 14 个 1024 点 FFT IP 内核的资源和性能结果结果表明, 可实现时钟速率 300 MHz 以上的高密度大规模浮点设计使用 FFT IP 内核很容易得到这些结果, 或者申请 Altera 的基准测试设计, 得到这些结果总之,Altera Stratix IV 器件能够处理浮点运算, 其频率与相竞争 FPGA 定点处理相似表 2. 资源和性能结果 :Stratix IV 4SG70 器件中的一个 FFT IP 内核逻辑单元 23,722 58,080 41% M9K 模块 % DSP 模块 % f MA (MHz) 315 表 3. 资源和性能结果 :Stratix IV 4SG70 器件中的 14 个 FFT IP 内核逻辑单元 301, ,960 71% M9K 模块 % DSP 模块 % f MA (MHz) 302 Altera 的浮点 FPGA 在系统中实现浮点函数时需要以下功能 : 支持全浮点处理的硬件结构支持浮点的工具

12 第 12 页 Altera 的浮点 FPGA 全面的高效浮点函数库直到最近, 大部分硅片工具和 IP 并没有集成在一起, 设计人员需要把所有单元整合起来 Altera FPGA 在市场前沿 FPGA 中属于佼佼者, 因为它能够处理真正的浮点计算, 而不是模块截短浮点计算而且,Altera 设计了工具流程和 IP 库, 完善了优异的硬件体系结构 Altera FPGA 发挥了 FPGA 固有的并行处理能力, 在浮点功能上优于微处理器和数字信号处理器 Altera FPGA 与微处理器不同, 有数千个高精度硬核乘法器电路, 可以用于尾数乘法, 也可以用作高速桶形移位寄存器进行归一化设置尾数小数点时需要对数据移位, 对齐指数时需要对尾数去归一化使用简单的桶形移位寄存器结构完成这一任务时, 在每一比特位置都需要大扇入复用器, 还需要连接每一比特输入 Altera 器件非常适合解决竞争 FPGA 中的大扇出和布线问题, 这些问题导致器件资源受限, 降低了时钟速率, 占用了过多的逻辑资源与 IEEE 754 要求相比,Altera FPGA 能够使用较大的尾数这是因为精度可调 DSP 模块支持 27x27 和 36x36 乘法器容量, 因此, 它们可以用于 23 位单精度浮点数据通路使用可配置逻辑, 可以根据需要来扩展浮点尾数精度, 同时保持 IEEE754 兼容接口在尾数上增加几个额外的比特, 例如,27 位而不是 23 位, 那么, 从一次运算到下一次运算可以进一步提高精度, 提高了硬件实现的效率例如, 全并行矢量点乘运算需要浮点乘法器块, 以及随后的浮点加法器树通过提高尾数精度, 除了加法树的入口和出口级, 避免了浮点加法器相关的需要大量逻辑的归一化和去归一化功能 28-nm 精度可调体系结构专门设计了 28-nm Stratix V 和 Arria V FPGA 的 DSP 模块, 以满足下一代雷达和电子战系统的需求 Altera 新的精度可调 DSP 体系结构支持设计人员为设计的每一部分设定所需的精度这提高了逻辑和 DSP 资源的利用率, 降低了功耗, 同时在需要的地方提供精度更高的 DSP 在 18 位精度模式中, 精度可调体系结构采用了两个 18x18 乘法器, 以及可选的硬核预加器预加器适用于对称滤波等应用, 这是因为它能够把采样加起来, 与相同的系数相乘在 18 x 18 模式中, 精度可调功能支持两个集成系数寄存器块, 高效实现直接 FIR 滤波器或者脉动 FIR 滤波器还支持实现 FFT 所必须的高效复数乘法功能对于 FFT 处理使用的复数乘法功能, 可以采用容量不对称乘法器, 因为它能够为复数旋转因子提供固定精度系数, 支持处理过程中不断增长的数据在 FFT 中, 数据增长速率是每一 radix2 级 1 个比特 Stratix V 精度可调 DSP 模块设计用于 FFT 处理两个 DSP 模块能够实现一个 18x18 复数乘法器, 三个 DSP 模块能够实现一个 18x25 复数乘法器, 四个 DSP 模块能够实现一个 18x36 复数乘法器这样, 可以根据乘法器数据侧比特精度的增长来相应的增加 DSP 资源, 使用固定精度 18 位旋转因子结果是能够高效使用 DSP 资源, 支持设计人员调整使用 DSP 模块资源时的精度, 处理 FFT 每一基数级的相关功耗使用这些模式, 精度可调 DSP 体系结构非常适合完成大规模天线阵列输出数据的并行频域处理此外, 无论是 18 位模式还是 27 位模式, 精度可调 DSP 模块都最先采用内部系数存储块这减少了对外部存储器模块的使用, 以及所需的系数连线它还提高了大时钟速率时的时序收敛精度可调 DSP 还自然支持 27x27 乘法器和 64 位累加器, 它是业界最大的累加器这提高了精度, 支持动态范围更大的信号处理, 减小了定点数字处理效应 27 位模式还支持硬核预加器集成系数寄存器块以及直接或者脉动 FIR 滤波器等在雷达系统的 DSP 中使用浮点 FPGA 2011 年 5 月 Altera 公司

13 Altera 的浮点 FPGA 第 13 页在精度可调 DSP 模块中组合 18x18 和 27x27 乘法器能够支持容量更大的乘法器这一方法可实现高性能 36x36 和 54x54 乘法器 27x27 36x36 和 54x54 乘法器支持高效实现单精度扩展单精度和双精度浮点应用融合数据通路工具流程 Altera 的高性能和低延时浮点工具流程被称为融合数据通路技术, 如图 14 所示该工具支持设计人员开发定点和浮点混合 FPGA 矢量信号处理数据通路这一工具分析一般需求, 只在需要的地方插入这些逻辑级这一方法显著减少了逻辑布线和基于乘法器的移位器所占用的资源即使在规模很大的浮点设计中, 这也提高了 f MA, 降低了时钟速率由于 IEEE 754 表征需要符合浮点标准要求, 因此, 所有浮点功能在每一功能的边界支持这一接口, 包括快速傅里叶变换 (FFT) 矩阵求逆正弦函数, 以及定制数据通路等融合数据通路工具流程有可能产生不同于 IEEE 754 微处理器方法的结果这种不同结果的主要原因是浮点运算没有关联以相反的顺序对同一组数进行求和就会导致几种不同的最低有效位 (LSB) 验证融合数据通路方法时, 融合数据通路工具支持设计人员声明一个容限, 对比来自融合数据通路工具流程的硬件结果输出和仿真模型结果 Altera 分析融合数据方法的数字精度, 确定其统计精度高于 IEEE754 图 14. 融合数据通路优化 - Slightly larger -wider operands >> Denormalize True floating-point mantissa (not just ) +/- ABS Normalize Count << - Remove Normalization Rnd Mantissa Exponent Do not apply special and error conditions here

14 第 14 页 Altera 的浮点 FPGA 融合数据通路工具流程集成到了 Altera DSP Builder 高级模块库中,MathWorks 的 MATLAB 和 Simulink 为其提供支持这一方法支持简单的定点和浮点设计仿真以及 FPGA 实现图 15 显示了怎样结合定点类型来使用浮点复数类型包括单精度和双精度体系结构图 15. 浮点设计输入实例 single (c) Square 2 point double (c) + Coord 1 double (c) c mag double Mag 4 single a a>=b b boolean C1 CmpGE 1 z single (c) single (c) Square double (c) 2 point + Coord 1 double (c) 3 nz 20 Maxlter ufix5 a a>=b b CmpGE 1 boolean I Finished boolean 4 exit 1 qpoint 3 int 16 count int int 16 2 qcount Maxlter 1 Coord 2 浮点函数库 DSP Builder 为开发混合浮点和定点设计提供统一的环境这一工具还支持复数和矢量的抽象, 简化了设计描述, 方便进行修改抽象出处理尾数指数归一化和特殊条件等所有复杂问题, 与浮点软件流程相似 Math.h 函数包括简单 C 库中的简单函数三角对数指数和逆平方根, 以及除法等基本运算融合数据通路流程支持这些函数, 作为浮点库提供给设计人员需要大动态范围的一种最常见的函数是矩阵求逆为此, 融合数据通路库提供了线性代数支持, 它包括以下参考设计 : 矩阵乘法 Cholesky 分解 ( 用在矩阵求逆算法中 ) LU 分解 ( 用在矩阵求逆算法中 ) QR 分解 ( 用在矩阵求逆算法中 ) DSP Builder 工具流程支持复数和矢量表示而且, 很容易在同一设计中混合使用定点和浮点运算在下一代雷达系统使用的很多算法中, 这对于高效实现大量的线性代数运算非常必要还支持矢量和矩阵的快速设计重用以及参数重新赋值最后, 利用融合数据通路工具流程的综合库, 用户能够开发规模更大高度优化的复杂浮点数据通路在雷达系统的 DSP 中使用浮点 FPGA 2011 年 5 月 Altera 公司

15 总结第 15 页总结详细信息致谢参考 Altera 的浮点 FPGA 为雷达应用的 DSP 提供优异的解决方案在性能方面,FPGA 具有更好的体积重量和功耗特性这一方法有助于降低系统延时, 同时提高动态范围, 降低损耗通过结合优异的硬件特性以及获得专利的库函数和浮点 DSP 方法, 采用 Altera FPGA 开发的雷达系统大幅度提高了现代军事应用的性能采用 28-nm FPGA 实现 TeraFLOPS 采用 28-nm 精度可调 DSP 体系结构实现 FIR 滤波器和 FFT Ian Land,, 高级经理, 军事业务部,Altera 公司 Michael Parker, 产品营销高级经理,Altera 公司 Volker Mauer,SSG 工程高级经理,Altera 公司 1. Bores Signal Processing, Introduction to DSP DSP Processors: Data Formats, December, Jeffs, Brian D. Beamforming: A Brief Introduction, Presentation, (Brigham Young University, October, 2004). 3. Harris, Fredric J. Multirate Signal Processing for Communication Systems, Chapter 6, (Prentice Hall, ISBN ). 4. Richards, Mark A. Fundamentals of Radar Signal Processing, Chapter 9, (McGraw-Hill, ISBN ). 5. Worsham, Richard. Northrop Grumman Radar Notes, et al, Presented at Radar 2010 Conference, May, 2010

Achieving One TeraFLOPS with 28-nm FPGAs

Achieving One TeraFLOPS with 28-nm FPGAs 28nm FPGA TeraFLOPS WP011421.0 DSP 101 Innovation Drive San Jose, CA 95134 www.altera.com 2010 Altera ALTERA ARRIA CYCLONE HARDCOPY MAX MEGACORE NIOS QUARTUS STRATIX Altera www.altera.com/common/legal.html