高性能低功耗数据转换李福乐清华大学微电子所

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线城梅
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1 高性能低功耗数据转换李福乐清华大学微电子所

2 研究必要性数据转换器是高端电子系统的核心器件宽带移动通信 (3G LTE) 仪器仪表雷达系统视频监控典型技术特征高性能 :>=12bit, >=500MSps 低功耗 :FOM<200fJ/Conv. 国外技术封锁产品垄断对高性能芯片实施禁运限制畸高的芯片售价和 IP 授权费用国内反向为主, 在商用上存在知识产权问题对策高性能数据转换器市场持续扩大中国已是世界最大的移动通信设备制造商和市场高端核心芯片制约系统开发与升级以正向研究为主就共性技术问题开展研究, 提高研发水平和自主创新能力研发高端芯片和 IP 核, 支持高端系统需求 2

3 研究现状与趋势典型产品与学术研究成果 : (12~14bit) 出处 SNDR(dB) SFDR(dBc) 采样率 (MHz) AD @100M ADS @100M ADS @130M ADS @100M CICC @100M ISSCC @140M ASSC @149M 待发表 @100M 高性能低功耗模数转换采用先进工艺, 实现极限性能在保持高性能的前提下, 优化功耗设计低功耗的架构研究低功耗的电路设计技术数字辅助技术功耗 (mw) 本组成果 ADI

4 应用驱动模拟器件与数字器件成本功耗变化图新应用对动态范围和带宽的需求示意图新应用数据转换器 : 高带宽大动态范围低功耗提高集成 (AFE) 集成高速接口系统需求推动高端转换器研究开发 4

5 Example: Digital Receiver 基带转换中频转换射频转换基带转换 : 转换器要求低, 通道失配中频转换 : 数字中频, 无失配, 可配置转换器具有欠采样能力射频转换 : 更少模拟, 更多数字要求 GHz 的转换器

6 Example: Direction Finding System 14bit, 80M ADC 系统需求 : 多通道集成 /ADC+DSP 结构 / 宽带低功耗转换器

7 Example: Radar Signal Processing System 系统需求 : 多通道集成 /ADC+DSP 结构 / 宽带低功耗转换器

8 模数转换器设计 Vi S/H Vi(n) 量化器 N-bit Do(n) fck Vr 从 Vi 到 Vi(n): 时钟电路参考电路设计课题 : 1) 选择合适的工艺和架构 2) 单元电路的设计优化精度? 噪声匹配线性 Size Power Distortion Calibration SNR SFDR SNDR

9 设计考虑 : 工艺单片器件 BiCMOS 易实现片上高性能输入 buffer 易实现高增益高速运算放大器成本较高 CMOS 通常需要高性能的片外输入 buffer 0.18um 是综合考虑成本速度精度的最佳选择高性能低功耗需求促使设计向先进工艺转移 (65nm) ISSCC2014: 14b, 1G ADC in 65nm CMOS IP Advanced CMOS technology 130nm, 65nm, 40nm 考虑 SOC 集成需要兼容标准逻辑工艺 (MOM 电容 ) OPA-Less 低压结构 BiCMOS: ISSCC2010: 16bit, 250M pipeline ADC ISSCC2011: 12bit, 1G pipeline ADC ISSCC2011: 12b, 800M, 4X, in 40nm CMOS

10 设计考虑 : 结构 OPA-Less 结构 SAR/Flash/VCO-Based 类数字特性, 电压 / 功耗 / 速度随工艺缩小而改善低 OPA 要求的结构 Sigma-Delta 带数字校准的 pipeline 超高速转换结构 Time-Interleaved Converter + DSP 利用后续 DSP 资源进行软件校准可重构结构例 : 多标准 / 多模式收发机要求 : 不同性能配置下, 均有合理的功耗 Sigma-Delta 最合适高速高精度架构

11 ISSCC 2014 TRENDS a survey of ADC power efficiency expressed as power dissipated relative to the effective Nyquist rate (P/fsnyq), and as a function of signal-to-noise and distortion ratio (SNDR)

12 ISSCC 2014 TRENDS energy per conversion step vs. the Nyquist sampling rate

13 Pipeline ADC Architecture 高效参考驱动器高性能低功耗跨导运放 Multi-bit: 功耗负载校准 V out C f C M C M i i1 i1 Vi f C b C i f i V ref 2 n1 低功耗结构宽带高精度低功耗采保高效校准算法

14 Pipeline ADC 设计问题结构级设计与优化 SHA less? Stage resolution? Capacitor size? Opamp spec? Calibration or not? 电路级设计与优化 High performance building blocks Clock, Reference, I/O 可编程可配置版图设计匹配设计寄生优化电源规划干扰的抑制与隔离面积优化孔径误差带宽功耗匹配噪声线性非线性误差典型开关电容电路 Behavior Model (MATLAB) Transistor level Simulation (Spice, Spectre) 单元整数比共心加 dummy 差分规范关键点保护衬底隔离寄生分析 Monte-Carlo analysis PVT Corner Trans. 分析很重要反复寄生提取与优化

15 SAR ADC 以 D/A 来实现 A/D, 逐次逼近需要 N 次 D/A 和比较实现 1 次 N 位 A/D 转换精度主要由 DAC 决定无运放, 低电压低功耗深亚微米 CMOS 工艺下很有发展潜力的结构超低功耗, 高速转换是研究热点异步时序控制可实现性能 8~16 bit xk ~ x00m S/s 9-b, 50MS/s, 65fJ/conv. 9-b, 40MS/s, 54fJ/conv. 10-b, 100MS/s, 15.5fJ/conv. 8-b, 400MS/s, 73fJ/conv. No Time-interleaved!

16 SAR ADC 宽带线性采样 ( 输入开关 ) 速度优化 : 噪声功耗参考驱动分段结构电容版图 (CDAC) 延时优化异步动态逻辑降低翻转率校准 : 将元件 size 从失配限制缩小到噪声限制交织 : 实现更高转换速度混合结构 :Flash-SAR,Pipelined-SAR 版图 : 匹配设计 ; 关键节点 / 关键路径的寄生优化

17 高性能低功耗转换高速高精度 Pipeline ADC Opamp Comparator Timing 极高性能功耗? + 结构优化单元优化高性能低功耗 Calibration 校准低功耗高速度多路交织 Time-interleaving 低功耗 SAR ADC DAC Comparator Logic 极低功耗精度速度?

18 校准降低功耗 2 ( error) 1 area 校准可以降低功耗 : 失配与噪声功率均与元件面积成反比通常匹配决定的面积要大于噪声决定的面积采用校准技术, 可将面积降低到噪声限制

19 交织降低功耗 GBW 0 GBW GBW gm 2 C L Cn Mgm 2 C MC max M GBW 0 g C m n L n 单通道 ADC 的速度功耗关系多通道交织结构 Time-Interleaved 在实现高速时较单通道在功耗上有优势, 且可实现单通道所达不到的速度 ( 如 :8bit, 50GS/s)

20 An 85mW 14-bit 150MS/s Pipelined ADC Opamp & capacitor sharing (low power) Range scaling (low supply voltage & large-swing) SHA-less (low power & low noise) 20

21 Circuit techniques ADC* in JSSC08 ADC proposed** Benefits Opamp and capacitor sharing Opamp and capacitor sharing Low power None Range scaling Low supply None SHA-less Low power & low noise None Reusing the discharge phase High sampling rate Compared to ADC*, the power dissipation of the analog front-end is reduced by nearly a half for the same SNR. * L. Byung-Geun, et al. A 14-b 100-MS/s Pipelined ADC With a Merged SHA and First MDAC, IEEE Journal of Solid-State Circuits, vol.43, pp , Dec ** 李福乐, 一种 Pipeline ADC 低功耗设计方案, 课件 21

22 Performance Comparison Sampling rate(s/s) SNDR (db) Power (mw) FOM1 (fj/step) FOM2 (fj/step) JSSC08 100M VLSI08 100M ISSCC09 100M N/A CICC11* 150M This work 150M This work* 150M * Without reference buffers FOM1 2 power ENOB _ DC F S FOM 2 2 power ENOB _ ERBW 2ERBW 22

23 An 50mW 14-bit 250MS/s Pipelined ADC 采用了上一个设计里的所有电路技术运放设计 : 折叠套叠版图设计 : 对寄生做更深入地优化工艺 :130nm 65nm 功耗目标 :<50mW 运放设计优化 : 功耗增益寄生研发状态 : 版图设计即将完成, 预计 2014 年 8 月流片 Ref: 李福乐, 一种 Pipeline ADC 低功耗设计方案

24 14B 200MS/s pipelined flash-sar ADC Only 11.4mW (A/D Core)

25 14B 200MS/s pipelined flash-sar ADC Pipelined Flash-SAR SHA-Less Capacitor Sharing Correlated Level-Shifting (CLS) Improved single-stage OPA Power (db) Fin = MHz SNDR = db SFDR = 87.1 db Simulated results with noise fi/fs FoM = 12.1 fj/conv.-step 折叠 - 套叠混合结构 : 增益提高 1.x db 输出端寄生电容减少一半 Only 7.5mW 预计实测结果 : FoM < 30 fj/conv.-step FoM min Power 2ERBW, f ENOB s 2

26 总结高性能且低功耗是数据转换器最重要的研发方向之一选择合适的工艺和架构架构优化和电路设计优化并举多路时间交织结构日益重要数字校准越来越不可或缺

27 谢谢!

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Tokyo Tech Template 2.4GHz CMOS PA,,, 2010/07/21 Contents 1 Introduction 2 PA (Power Amplifier) 2.4GHz : WiMAX, WLAN, Bluetooth Introduction 3 Capacitive cross-coupling Self-biased cascode Schematic 4 Out V DD 2 : 1 V DD

高性能低功耗数据转换 李福乐 清华大学微电子所

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