合路输入分别输出 32khz 2048khz 1024khz 256khz 信号 B 路输入 A 路输入信号输出输入变换器 4096K 振荡器二选一模拟开关帧同步双向码单极性非归零双极性非归零 256k 时钟三五振荡器 FPGA 芯片 D 触发器四选一模拟开关单极性归零双极性归零四选

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奖折凌
5 years ago
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1 实验一数字基带信号实验一实验目的 1 了解单极性码双极性码归零码非归零码帧同步信号和双向码等基带信号的产生原理及其波形的特点 2 掌握 AMI 码 DB3 码的编码规则二实验内容 1 用示波器观察单极性非归零码(NRZ), 传号交替反转码 (AMI), 三阶高密度双极性码 (DB3) 2 改变码序列, 比较其单极性码 AMI 码 DB3 码波形, 并验证是否符合其编码规则 3 观察 DB3 编码中的四连零检测补 V 加 B 补奇单 / 双极性变换的波形, 并验证是否符合编码规则 4 观察并比较单双极性码( 非归零归零 ) 时钟信号时序信号的波形和相位特点三实验仪器 : 1 直流稳压电源一台 2 双踪数字示波器一台 3 数字信源模块一块四基本原理 1 数字信源原理框图如图 4.2 所示本模块 MAX 内部设计的数字电路产生的时钟频率为 256Kz 信码速率为 256Kbit/s 帧结构如下图 4.1 所示帧长为 32 位, 首位为任意码位第 2 位 ~ 第 8 位是帧同步码 (7 位巴克码为 ), 另外 24 位为 3 路数据码, 每路为 8 位图 4.1 帧结构

2 合路输入分别输出 32khz 2048khz 1024khz 256khz 信号 B 路输入 A 路输入信号输出输入变换器 4096K 振荡器二选一模拟开关帧同步双向码单极性非归零双极性非归零 256k 时钟三五振荡器 FPGA 芯片 D 触发器四选一模拟开关单极性归零双极性归零四选一模拟开关 AMI 码四选一模拟开关 DB3 码码灯显示 1 码灯显示 2 码灯显示 3 码灯显示 4 1/0 选择开关 1 1/0 选择开关 2 1/0 选择开关 3 1/0 选择开关 4 图 4.2 信源模块原理框图 1

3 2

4 3 图 4.4 FPGA 芯片内电路原理框图

5 4 图 4.4 FPGA 主芯片内电路原理图

6 5 R1 P1 C6 C14 D1 R15 R39 J8 RP1 2 S2 C26 C12 C23 IC1 C5 R3 P19 D14 D16 D17 D18 P10 P2 P3 R32 P5 S4 C34 R26 U9 C7 C9 R2 R21 R17 R18 E14 E13 E9 P16 P26 P13 C3 J3 C30 C29 D5 D7 C25 C4 D8 D9 J9 D10 R33 C20 C21 D12 R14 S6 D4 D2 P9 P7 R35 J2 J10 C19 P8 P28 P21 C17 R37 D19 U4 C11 R38 E1 J7 R5 D21 R27 R7 D23 S3 E3 D24 D25 J11 P22 E4 D26 P29 P4 D28 R41 J13 D30 P25 R30 D32 P11 P24 R23 D33 D34 S8 U10 JP1 D35 R48 S9 C18 C24 R46 R58 J1 U8 C27 U7 U5 C8 R28 1 R22 R11 R13 R12 U2 E11 E12 E8 E6 C2 P31 P14 P6 P15 P12 X1 C32 R29 R19 R44 R40 C16 R20 R47 C33 R16 R45 C10 C1 E10 E7 C13 U1 RP2 D13 P17 R31 D15 D20 R42 C15 R9 R6 R57 J4 E5 J12 C28 D6 D11 P18 P27 R43 S5 R34 U3 P20 R36 R4 RP3 D22 U6 S7 R8 E2 RP4 D27 D29 D31 P23 D36 On Off C22 R25 J6 D3 P30 R10 C31 S1 C35 R24 J5 图 4.5 数字信源模块实验板图

(1) 分频器本模块由 4.096MZ 为主的晶振和 D74C04P 组成的电路产生 4096Kz 方波信号, 然后经 MAX 内部 D 触发器二分频后产生 2048kz(P3) 方波信号再经二分频后, 得到 1024kz 方波信号 (P4) 再经过四分频产生 256kz 时钟信号 (P5) (2) 八选一电路图 4.

7 (1) 分频器本模块由 4.096MZ 为主的晶振和 D74C04P 组成的电路产生 4096Kz 方波信号, 然后经 MAX 内部 D 触发器二分频后产生 2048kz(P3) 方波信号再经二分频后, 得到 1024kz 方波信号 (P4) 再经过四分频产生 256kz 时钟信号 (P5) (2) 八选一电路图 4.6 八选一数据选择器 (A~C 为选择输入端 ;D 0 ~D 7 为数据输入端 ;Y 为数据输出端 ) MAX 内部设计的 8 选 1 数据选择器如上图所示其功能表如表 4-1 所示 (A~C) 按二进制译码, 从 8 个数据 (D 0 ~D 7 ) 中选取 1 个所需的数据 D 0 ~D 7 中的数据 1 或 0 可由四路八位选择开关人工置定由三位二进制计数器输入为 256kz 经过 2 分频 4 分频 8 分频输出出 128kz 64kz 32kz 方波信号分别输入 A B C 口依次选通数据 D 0 ~D 7 这样并行 D 0 ~D 7 中的数据就会一位一位的从 Y 输出端串行输出实现了八位并行码的串行输出表选 1 数据选择器功能表输入输出 A B C Y X X X D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 (3) 四路八位码的合路 6

8 (a)max 内设计的模拟开关和或门 (b) 内设 2/4 译码器图 4.7 四路八位码合路器该合路器由四个可控模拟开关一个 2/4 译码器和一个或门组成其中可控模拟开关的选通时间由四位二进制计数器控制由三位的二进制计数器输入为 256kz 分频出的 32kz 送入 2/4 译码器的时钟输入端, 输出的时序信号分别控制模拟开关, 内设的 2/4 译码器就会自动译码, 内置模拟的输入端 A B 会自动从变化其功能表如表 4-2 所示输出波形如图 4.8 所示 : 表 4-2 2/4 译码器功能表 A B Y 0 Y 1 Y 2 Y (Y 0 ~Y 3 脉宽为八位码的宽度, 并称之为时序脉冲 ) Y0 : Y1 : Y2 : Y3 : 图 4.8 Y0~Y3 反相后的输出波形由 Y0 Y1 Y2 Y3 经倒相后, 依次控制内设模拟开关使之依次选通模拟开关这样就依次选通第路码, 并通过一个四输入或门合路成一路串行码 (4) 帧同步信号本模块产生的合路信码流以 32 位为 1 帧, 且为分路器能直接提供帧同步头本模块帧同步信号产生方法如图 4.9 所示 7

9 图 4.9 帧同步信号波形的产生方法图 4.10 帧同步信号波形产生电路由 256kz 时钟信号经分频后与 256kz 相或后, 即得到反相帧同步信号, 再倒相后, 得到正相帧同步信号 (5) 单极性双极性非归零码的产生原理该部分电路由 U 5 三路二选一模拟开关组成其功能表如表 4-3 所示表 4-3 三 2 选 1 模拟开关功能表输入输出输入输出输入输出 IN A X B Y C Z X0 X Y 0 Y Z0 Z X1 X Y1 Y Z1 Z 无无无其中,A 为 256kz 时钟信号 ;B=C 为合路串行码信号 ;X 0 =0,X 1 =+1;Y 0 =0,Y 1 =+1; Z 0 =-1,Z 1 =+1 由于 X 0 =0,X 1 =+1 因此 X 的输出信号和 A 信号相同则 X 为 256kz 的时钟信号输出,Y 为单极性非归零码信号输出,Z 为双极性非归零码信号输出这样就得到了单极性双极性非归零码串行码和 256kz 时钟经过三 2 选 1 模拟开关产生 8

10 的 256Kz 时钟单极性非归零码和双极性非归零码波形如图 4.11 所示 A X B=C Y - Z 图 Kz 时钟单双极性非归零码的波形 (6) 单极性双极性归零码产生原理该部分电路由 U7 双 4 选 1 模拟开关组成 7 双 4 选 1 模拟开关功能表如表 4-4 所示表 4-4 双 4 选 1 模拟开关功能表输入 IN B A 导通通道 X0 X, Y0 Y X1 X, Y1 Y X2 X, Y2 Y X X X3 X, Y3 Y 无该模块中置 X 0 =0,X 1 =-1,X 2 =0,X 3 =+1;Y 0 =Y 1 =Y 2 =0,Y 3 =+1; IN=0 B 为串行输出的合路码,A 为 256kZ 时钟信号, 其中串行码的脉冲开度是 256Kz 是时钟脉冲开度的 2 倍即当串行码为 1 时 B 和 A 的状态为 11 和 10 输出选择 3 2, 也就是如果串行码为 1 时 X 的输出为 10 Y 输出也为 10 当串行码为 0 时 B 和 A 的状态为 01 和 00 输出选择 1 0, 也就是如果串行码为 0 是 X 输出为 -10Y 输出为 00 这样可得出结论:Y 为单极性归零码, X 为双极性归零码产生的 Y 和 X 波形如图 4.12 所示 9

图 4.12 单双极性归零码波形 (7) 双相码 (Manchester 码 ) 编码规则 : 它是对每个二进制代码分别利用两个具有 2 个不同相位的二进制码去取代的码编码规则如下 : 0 01( 零相位的一个周期的方波 ) 1 10(Π 相位的一个周期的方波 ) 例如 : 代码 1 1 0 0 1 0 双相码 10 10 01 01 10 01 该模块中的双相码产生电路由 256kz

11 图 4.12 单双极性归零码波形 (7) 双相码 (Manchester 码 ) 编码规则 : 它是对每个二进制代码分别利用两个具有 2 个不同相位的二进制码去取代的码编码规则如下 : 0 01( 零相位的一个周期的方波 ) 1 10(Π 相位的一个周期的方波 ) 例如 : 代码双相码该模块中的双相码产生电路由 256kz 时钟信号和合路码信号经异或门电路来完成如下图串行码双向码 256khz 图 4.13 双相码产生电路由于串行码的脉冲开度是 256Kz 是时钟脉冲开度的 2 倍, 当串行码和 256Kz 时钟信号异或是产生的信号是将原为 1 的高电平输出为 10 原为 0 的低电平输出为 01 然后再与高电平异或得到高电平输出为 01 低电平输出为 10, 最后再和低电平异或得到高电平输出为 10 低电平输出为 01 后两个分别于高电平和低电平异或是为了确保输出的高电平为 +5V, 低电平为 0V (8)AMI 码编码规则 : 代码的 0 仍变换为传输码的 0, 而把代码中的 1 交替地变换为传输码 +1,-1,+1,-1 例如: 消息码 :

12 AMI 码 : AMI 产生电路由 U 10A 的 D 触发器与 U 8 的 4 选 1 模拟开关组成 U 8 的功能表类如上表 4-4 所示, 但表中 X 0 =0,X 1 =-1,X 2 =0,X 3 =+1 D 触发器的功能是输入端 (A: 单极性归零码 ) 每来一个 1 脉冲, 其输出状态经过 D 触发器的输出信号 B 发生一次翻转即将高电平翻转为低电平该输出 B 信号为将基数高电平翻转的信号与 A 信号为串行码按表 4-4 功能表, 控制 4 选 1 模拟, 输出 X 为 AMI 码信号产生的 AMI 信号波形如图 4.14 所示图 4.14 AMI 编码波形 2.1 DB3 编码规则首先检查信息码元中连 0 串情况当出现 4 个或 4 个以上连 0 串时, 则以码型取代节 000V 或者 B00V 去代替 0000 当相邻 V 脉冲间 1 码的个数为奇数时, 则用 000V 取代, 当相邻 V 脉冲间 1 码的个数为偶数时, 则用 B00V 取代符号 1 与符号 B 都用 + - 符号交替表示, 这时, 我们可以看到 : 加 B 符号的作用就是使相邻 V 符号之间有奇数个非 0 符号 ( 即 + - 符号 ), 保证了相邻的 V 码的极性交替变化, 而且其它码 ( 1 码 B 码 ) 的极性也是交替变化的, 这样就消除了直流成分 ; 否则当有偶数个非 0 符号时, 则不能保证没有直流成分而且取代码在整个码流中不符合极性交替原则, 可以容易的进行识别例如 : 代码 : 加取代节后 : V V V 1 1 B 0 0 V 1... DB3 码 : 以上过程可归纳为 : 两 V 码之间为奇数个 1 时, 不加 B 两 V 码之间为偶数个 1 时, 加 B 2.2 DB3 编码的特点相邻的 V 码的极性交替变化, 而且其它码 ( 1 码 B 码 ) 的极性也是交替变化的, 这样就消除了直流成分低频分量也较少, 可以通过线路中的变压器等器件出现 4 个或 4 个以上连 0 串时, 则以码型取代节 000V 或者 B00V 去代替 0000 这样, 码流中就不会出现四连 0 以上的现象, 便于定时再生电路从码流中恢复定时 AMI 码则可能出现长连 0, 时钟恢复就比较困难实验中采用了占空比 50% 的的 DB3 码, 这种码型的更容易获得码源位同步信息, 经过批注 [ 微软用户 1]: 修改 11

13 整流放大, 滤波, 整形就可以恢复出时钟信号, 经过锁相环路处理, 可以得到更稳定的时钟信号 ; 而占空比 100% 的 DB3 码还需要多加微分的处理过程, 才能提取时钟分量批注 [ 微软用户 2]: 图 % 占空比 DB3 与 50%DB3 波形 2.3 DB3 编码器电路 (1) 四连 0 检测电路及补 V 电路主要由 ( 四 D 触发器 ),U 7A U 7B ( 与非门 ) U 3C ( 非门 ) 组成当串行码经 U 1 进行四位移位后, 实现串 / 并变换若出现四个连 0 时,U 7A 输出为 1, 使连 0 串的第 4 个 0 变为 1, 完成补 V 功能 ; 若无四连 0 时,U 7A 输出与原码相同, 即不补 V 经四连 0 检测及补 V 电路的码流, 经 U 1 中的 D 触发器, 送给后续电路图 4.16 四连 0 检测电路及补 V 电路 (2) 加 B 补奇电路该电路主要由 U 8A U 8B 及 U 11A 组成补后的码流送入由 U 11A 组成的计数器 U 8A 是相当于由与非门组成的开关, 当无补 V 脉冲时,U 8A 不对码流产生影响当有补 V 脉冲时, 若 U 11A 的 12

计数个数为偶数时,U 8A ( 与非门 ) 因补 V 脉冲与计数器输出脉冲的共同作用, 使 U 8A 输出状态发生翻转, 关闭 U 8B, 使之输出为 1, 即在原码中的四连 0 中的第 1 个 0 处, 使 0 变为 1 若计数个数为奇数时,U 8A 因补 V 脉冲与计数脉冲的共同作用, 使之不发生翻转而打开了 U 8B, 不影响原码流状态以上过程可归纳为 : 两 V 码之间为奇数个 1

14 计数个数为偶数时,U 8A ( 与非门 ) 因补 V 脉冲与计数器输出脉冲的共同作用, 使 U 8A 输出状态发生翻转, 关闭 U 8B, 使之输出为 1, 即在原码中的四连 0 中的第 1 个 0 处, 使 0 变为 1 若计数个数为奇数时,U 8A 因补 V 脉冲与计数脉冲的共同作用, 使之不发生翻转而打开了 U 8B, 不影响原码流状态以上过程可归纳为 : 两 V 码之间为奇数个 1 时, 不加 B 两 V 码之间为偶数个 1 时, 加 B 图 4.17 加 B 补奇电路及 V 码极性形成电路图 4.18 加 B 补奇电路及 V 码极性形成电路形式 (3)V 码极性形成电路该功能电路由 U 1D (D 触发器 ) 与 U 8D ( 与非门 ) 组成其功能是使加入的 V 脉冲的极性与连 0 码前最接近的 1 码的极性相同 (4) 双极性码形成电路由 U 11B U 14A U 14B U 15A U 15B U 16 组成其中 U 11B 为由 JK 触发器组成的计数器, 并有正反相输出, 且与信码及时钟共同送入与门 U 14A 和 U 14B, 变成两路 +B 和 -B 单极性信号, 去控制 U 16 的双四选一模拟开关, 使单极性码变为双极性的 DB3 码 13

15 图 4.19 双极性码形成电路及误码插入电路以上电路都是由 FPGA 语言实现最终在 FPGA 中形成的器件如下图所示 : 图 4.20 DB3 编码模块封装形式 clk 是 256kz 的时钟输入,NRZ 是串行非归零码的输入输出 Aout 是单极性的 + 的输出 ;Bout 是单极性 - 的反相输出 3 汉明编码模块汉明编码是能够自动产生 3 位的监督码, 并对四位的信息码进行检测纠错四位信息码可以人为的用开关控制其出错其原理如下图所示 : 14

图 4.21 汉明编码电路原理图三位监督码由 M 1 由 a 3 a 4 a 6 异或产生,M 2 由 a 3 a 5 a 6 异或产生,M 3 由 a 4 a 5 a 6 异或产生 a 3 a 4 a 5 a 6 是四位的信息码,M 1 M 2 M 3 是产生的三位监督码当选择汉明编码状态时, 前面的四位信息码由拨码开关的前四位和后四位异或产生, 即拨码开关的后四位可以人为的让四位信息码出错

16 图 4.21 汉明编码电路原理图三位监督码由 M 1 由 a 3 a 4 a 6 异或产生,M 2 由 a 3 a 5 a 6 异或产生,M 3 由 a 4 a 5 a 6 异或产生 a 3 a 4 a 5 a 6 是四位的信息码,M 1 M 2 M 3 是产生的三位监督码当选择汉明编码状态时, 前面的四位信息码由拨码开关的前四位和后四位异或产生, 即拨码开关的后四位可以人为的让四位信息码出错当有按键按下时也可以让四位信息码出错, 而且出错的那一位信息码会不断闪烁的同时串行码的输出会自动纠正该位即如果出错位为低电平那么输出为高电平, 如果出错位为高电平那么输出为低电平此汉明编码是通过 FPGA 内部编程实现的五实验测试步骤及实验思考 1) 测量时钟信号, 进行各种信号的码元宽度 Ts 码速率测试分析 : 数据信号中有一段高电平, 如何读出这段高电平包含了多少个码元 1? 2) 通过测试分析双相码 (Manchester 码 ) 的码元中, 高电平的宽度与码元宽度是什么关系? 3) 通过测试分析归零码中, 高电平的宽度与码元宽度是什么关系? 4) 通过测试分析归零码与不归零码在频谱特性上有什么不同? 在其它特性上有何区别? 5) 测试不同码型的频谱特性, 对比观测不同码型的频谱特性有何区别? 6) 通过测试分析对于某一种编码规则, 在某一段时间内, 数据的分布状态改变 ( 0 比较多 1 比较多连 0 比较多连 1 比较多等状态变化 ) 对应时间段内观测到的频谱特性是否跟着改变? 7) 通过测试分析 1 0 等概的双相码, 其信号频谱中包含有离散的时钟频谱分量吗? 为什么? 8) 通过测试并分析 AMI 码每一帧编出的波形是否完全一样? 有什么规律? 9) 通过测试并分析观测 AMI 码波形时, 示波器波形可能会出现混叠 ( 跳动 ), 需要调整示波器的哪个参数才能让波形稳定? 为什么? 10) 通过测试并分析 : 为什么观测 AMI 码波形时容易出现波形混叠? 15

电子技术基础 ( 第版 ) 3. 图解单相桥式整流电路 ( 图 4-1-3) 电路名称电路原理图波形图整流电路的工作原理 1. 单相半波整流电路 u 1 u u sin t a t 1 u 0 A B VD I A VD R B

电子技术基础 ( 第版 ) 3. 图解单相桥式整流电路 ( 图 4-1-3) 电路名称电路原理图波形图整流电路的工作原理 1. 单相半波整流电路 u 1 u u sin t a t 1 u 0 A B VD I A VD R B 直流稳压电源第 4 章 4.1 整流电路及其应用学习目标 1. 熟悉单相整流电路的组成, 了解整流电路的工作原理. 掌握单相整流电路的输出电压和电流的计算方法, 并能通过示波器观察整流电路输出电压的波形 3. 能从实际电路中识读整流电路, 通过估算, 能合理选用整流元器件 4.1.1 认识整流电路 1. 图解单相半波整流电路 ( 图 4-1-1) 电路名称电路原理图波形图 4-1-1. 图解单相全波整流电路