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王者之风的博客 http://blog.sina.com.cn/towbx 原文地址 :ARM,FPGA,DSP 的特点和区别是什么? 作者 : 红枫叶 DSP(digital singnal processor) 是一种独特的微处理器, 有自己的完整指令系统, 是以数字信号来处理大量信息的器件一个数字信号处理器在一块不大的芯片内包括有控制单元运算单元各种寄存器以及一定数量的存储单元等等, 在其外围还可以连接若干存储器, 并可以与一定数量的外部设备互相通信, 有软硬件的全面功能, 本身就是一个微型计算机 DSP 采用的是哈佛设计, 即数据总线和地址总线分开, 使程序和数据分别存储在两个分开的空间, 允许取指令和执行指令完全重叠也就是说在执行上一条指令的同时就可取出下一条指令, 并进行译码, 这大大的提高了微处理器的速度另外还允许在程序空间和数据空间之间进行传输, 因为增加了器件的灵活性其工作原理是接收模拟信号, 转换为 0 或 1 的数字信号, 再对数字信号进行修改删除强化, 并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式它不仅具有可编程性, 而且其实时运行速度可达每秒数以千万条复杂指令程序, 远远超过通用微处理器, 是数字化电子世界中日益重要的电脑芯片它的强大数据处理能力和高运行速度, 是最值得称道的两大特色由于它运算能力很强, 速度很快, 体积很小, 而且采用软件编程具有高度的灵活性, 因此为从事各种复杂的应用提供了一条有效途径根据数字信号处理的要求,DSP 芯片一般具有如下主要特点 : http://www.armforum.cn (1) 在一个指令周期内可完成一次乘法和一次加法 ; (2) 程序和数据空间分开, 可以同时访问指令和数据 ; M 开发论坛 (3) 片内具有快速 RAM, 通常可通过独立的数据总线在两块中同时访问 ; (4) 具有低开销或无开销循环及跳转的硬件支持 ; (5) 快速的中断处理和硬件 I/O 支持 ; (6) 具有在单周期内操作的多个硬件地址产生器 ;

(7) 可以并行执行多个操作 ; (8) 支持流水线操作, 使取指译码和执行等操作可以重叠执行当然, 与通用微处理器相比,DSP 芯片的其他通用功能相对较弱些 ARM(Advanced RISC Machines) 是微处理器行业的一家知名企业, 设计了大量高性能廉价耗能低的 RISC 处理器相关技术及软件 ARM 架构是面向低预算市场设计的第一款 RISC 微处理器, 基本是 32 位单片机的行业标准, 它提供一系列内核体系扩展微处理器和系统芯片方案, 四个功能模块可供生产厂商根据不同用户的要求来配置生产由于所有产品均采用一个通用的软件体系, 所以相同的软件可在所有产品中运行目前 ARM 在手持设备市场占有 90 以上的份额, 可以有效地缩短应用程序开发与测试的时间, 也降低了研发费用字串 4 FPGA 是英文 Field Programmable Gate Array( 现场可编程门阵列 ) 的缩写, 它是在 PAL GAL PLD 等可编程器件的基础上进一步发展的产物, 是专用集成电路 (ASIC) 中集成度最高的一种 FPGA 采用了逻辑单元阵列 LCA(Logic Cell Array) 这样一个新概念, 内部包括可配置逻辑模块 CLB(Configurable Logic Block) 输出输入模块 IOB (Input Output Block) 和内部连线 (Interconnect) 三个部分用户可对 FPGA 内部的逻辑模块和 I/O 模块重新配置, 以实现用户的逻辑它还具有静态可重复编程和动态在系统重构的特性, 使得硬件的功能可以像软件一样通过编程来修改作为专用集成电路 (ASIC) 领域中的一种半定制电路,FPGA 既解决了定制电路的不足, 又克服了原有可编程器件门电路数有限的缺点可以毫不夸张的讲,FPGA 能完成任何数字器件的功能, 上至高性能 CPU, 下至简单的 74 电路, 都可以用 FPGA 来实现 FPGA 如同一张白纸或是一堆积木, 工程师可以通过传统的原理图输入法, 或是硬件描述语言自由的设计一个数字系统通过软件仿真, 我们可以事先验证设计的正确性在 PCB 完成以后, 还可以利用 FPGA 的在线修改能力, 随时修改设计而不必改动硬件电路使用 FPGA 来开发数字电路, 可以大大缩短设计时间, 减少 PCB 面积, 提高系统的可靠性 FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的, 因此工作时需要对片内的 RAM 进行编程用户可以根据不同的配置模式, 采用不同的编程方式加电时,FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中, 配置完成后,FPGA 进入工作状态掉电后,FPGA 恢复成白片, 内部逻辑关系消失, 因此,FPGA 能够反复使用 FPGA

的编程无须专用的 FPGA 编程器, 只须用通用的 EPROM PROM 编程器即可当需要修改 FPGA 功能时, 只需换一片 EPROM 即可这样, 同一片 FPGA, 不同的编程数据, 可以产生不同的电路功能因此,FPGA 的使用非常灵活可以说,FPGA 芯片是小批量系统提高系统集成度可靠性的最佳选择之一目前 FPGA 的品种很多, 有 XILINX 的 XC 系列 TI 公司的 TPC 系列 ALTERA 公司的 FIEX 系列等他们的区别是什么呢?DSP 主要是用来计算的, 比如进行加密解密调制解调等, 优势是强大的数据处理能力和较高的运行速度 ARM 具有比较强的事务管理功能, 可以用来跑界面以及应用程序等, 其优势主要体现在控制方面, 而 FPGA 可以用 VHDL 或 veriloghdl 来编程, 灵活性强, 由于能够进行编程除错再编程和重复操作, 因此可以充分地进行设计开发和验证当电路有少量改动时, 更能显示出 FPGA 的优势, 其现场编程能力可以延长产品在市场上的寿命, 而这种能力可以用来进行系统升级或除错原文地址 : 如何学习 FPGA 作者 : 走向电子之路 1 掌握 FPGA 编程语言在学习一门技术之前我们往往从它的编程语言开始, 就如学习单片机一样, 我们从 C 语言开始, 掌握了 C 语言, 开发单片机就不是什么难事了学习 FPGA 也是如此,FPGA 的编程语言有两种 :VHDL 和 Verilog, 这两种都适合用于 FPGA 的编程,VHDL 比 Veirlog 早出现, 由美国的军方组织开发, 在 1987 年成为了 IEEE 的标准 ;Verilog 则是由民间一家普通的公司私有财产转化而来, 基于其优越性, 在 1995 成为了 IEEE 标准 VHDL 在欧地区应用的较为广泛, 而 Verilog 在中国美国日本台湾等地应用较为广泛, 笔者比较推崇的是 Verilog, 因为它非常易于学习, 很类似于 C 语言, 如果具有 C 语言基础的人, 只需要花很少的时间便能掌握 Verilog, 而 VHDL 较为抽象, 学习需要一段较长的时间如果是学生, 学习 Verilog 最好的时期是在大学二年级, 与数字电路同步学习, 不仅能够理解数字电路实现的方式, 更能通过 FPGA 将数字电路得以实现, 笔者发现华中科技大学康华光教授主编的电子技术基础 ( 数字部分 ) 非常好, 可以说是一本与时俱进的教材, 在其中介绍了 Verilog 语言, 并且在每一章的最后一节都介绍了如何使用 Verilog 建模实现相关数字电路的内容, 非常适合大二学习 FPGA 的学生, 大三大四的学生还可以进一步将 Verilog 进行强化, 学习北京航天航空大学的夏宇闻教授编写的 Verilog 数字系统设计教程 ( 第二版 ) 可以比较全面

地详细地掌握 Verilog 的基本语法, 对大二学习的内容进一步的巩固和强化如果是其他初学者, 可以直接借助 Verilog 数字系统设计教程 ( 第二版 ) 即能对 Verilog 的语法进行全面的掌握这是学习 FPGA 的第一步, 也是必不可少的一步 2 选择合适的硬件开发平台除了学习编程语言以外, 更重要的是实践, 将自己设计的程序能够在真正的 FPGA 里运行起来, 这时我们需要一个硬件平台的支持目前市场销售 FPGA 开发板的厂商很多, 但大多只提供些简单的代码, 没有详尽的文档和教程提供给初学者经验表明, 很多学生在学习 FPGA 设计技术的过程中, 虽然刚开始学习热情很高, 但真正坚持下来一直到学会的却寥寥无几, 除了学生个人毅力的因素外, 另外一个更主要的原因就是所选的开发板缺少配套的说明文档和手把手系列的入门教程原本 FPGA 的学习门槛相对于单片机来说就高了不少, 再加上缺少手把手系列教程资料, 这就给初学者学习 FPGA 增添了更多的困难, 很多初学者因为找不到入门的方法而渐渐失去了学习 FPGA 的兴趣和信心所以初学者在选择开发板的时候要选择配套资料全的和售后服务好的开发板, 个人推荐艾米电子工作室的开发套件就特别适合初学者 3 选择软件开发平台目前主要的 FPGA 厂商有 Altera xilinx lattice 都提供的了各自的 FPGA 开发环境, 分别是 :Altera 的 Quartus II,Xilinx 的 ISE,Lattice 的 isplever 我们可以选择先熟悉一家公司的环境 ( 或者根据开发板的具体芯片选择厂商环境 ), 以后根据器件选择需要, 再去熟悉其他的环境, 学习周期就可以短了作者选择的 Altera 公司的 Quartus II 开发软件, 感觉其界面友好而且目前资料稍多一些比较适合初学者 4 技术进行巩固和升华对于初学者来说, 有了一定语法基础和合适的硬件开发平台并熟悉了软件开发环境后, 应该将其继续的巩固和升华, 可以按照开发板厂商提供的实验教程进行学习, 先看别人的代码, 特别是原厂提供的代码, 这些代码应该代表了比较高的 FPGA 设计水平, 从中我们可以学习两个方面的知识 : 一是相对比较大规模的逻辑设计如何组织模块结构, 二是局部应用处理, 可以照搬, 作为我们开发时的模板熟读唐诗三百首, 不会作诗也会吟, 看多了, 就会习惯的学会他们的开发模式, 我有这样的体会, 看多了, 很多东西思想上已经把它当作是自己的

理所当然的东西了, 实际一做, 手生的很, 遇到很多问题, 解决这些问题, 这个过程就通过了, 学习就需要这么个过程把别人的代码理解消化后, 就可以自己试着写点代码, 然后在开发板上验证 FPGA 技术是不断发展变化的, 罗马不是一天建成的, 要掌握 FPGA 技术的精髓, 需要设计者在实践中不懈地摸索与积累, 逐步提高自己的设计水平 FPGA 设计有点象围棋 : 易学难精需要我们不断拓宽知识面, 不厌其繁的去尝试, 仔细去看编译综合报告, 时序分析报告, 并去尝试提升性能, 从底层更深入的去理解硬件电路的设计, 改进尝试性能的提高原文地址 : 学习 CPLD/FPGA 的几点建议作者 : 走向电子之路 1. 关于语言 Verilog 和 VHDL 两种语言差不多, 个人感觉争论学习, 使用何种语言没有太大的意义, 一般情况项目组公司使用 2 种语言的人都有, 这就要求 FPGA 设计人员对于 2 两种语言都要熟悉, 但精通 1 种就行了比如你用 Verilog 写代码, 别人用 VHDL 写的代码你能看懂就行了 2. 关于器件当初在的时候不知道为什么对 XILINX 鬼迷心窍, 对 ALTERA 有点反感, 有关 ALTERA 的资料一般都不看, 实际上, 一般公司 XILINX ALTERA LATTICE 的产品都会用, 主要取决项目要实现的功能, 成本等等所以, 对于入门者来说, 一般精通 1 家公司的产品, 对其他几家公司的产品了解熟悉一下就可以了, 等到工作中用得到的时候不至于从头开始学, 其实几家公司的产品都差不多的, 没什么本质的区别, 区别只是公司提供的技术支持参考设计是否完善, 个人感觉 XILINX 的参考设计还是比较完善的 3. 关于参考书其实参考书不在多, 在于精, 由于我个人主要使用 Verilog, 在此推荐几本 : 1. Verilog 数字系统设计教程, 夏宇闻, 北京航空航天大学出版社

2. 设计与验证 -VerilogHDL,EDA 先锋工作室, 人民邮电出版社 3. FPGA/CPLD 设计工具 XILINX ISE 使用祥解,EDA 先锋工作室, 人民邮电出版社 4. ALTERA FPGA-CPLD 设计 ( 基础篇 ),EDA 先锋工作室, 人民邮电出版社 4. 关于开发板对于刚入门的人来说, 拥有 1 块开发板可以起到事半功倍的效果当初在学校学习的时候, 考虑买开发板的时候, 追求 FPGA 的逻辑门比较多, 其实这是没有必要的, 我在学校的时候买了一块 Spartan-3 的 40 万门开发板, 对于入门者来说根本就用不了这么大的芯片,20 万门甚至 5 万门的已经足够了当然开发板上的其他资源要尽量丰富比如按键七段数码管 EEPROM 串口等等 5. 参考设计由于刚刚入门, 我们有时候不知道如何写程序, 回想我当初连 4 分频电路都不知道该怎么写其实 XILINX ALTERA 等公司的网站上都有相当多的参考设计和设计源代码, 多多利用这些公司提供的资源, 是学习 CPLD/FPGA 的一条捷径比如矩阵键盘串行通信 (UART) IIC 等 XILINX 公司的网站上都有参考设计和源代码原文地址 : 个人总结的 FPGA 学习流程作者 : 乖乖自己总结的 FPGA 学习流程, 仅供参考,^-^ ^-^ 熟悉数字电路, 门电路, 组合逻辑电路时序逻辑电路 --------------> 熟悉 verilog/vhdl 语法 --------------------- ----> 用 verilog 实现基本的数字电路 ( 组合逻辑电路时序逻辑电路 )------->

买一个功能稍微多一点的开发板, 驱动一些基本器件, 熟悉开发工具 (ISE,QuartusII,modelsim), 进一步熟练 verilog/vhdl-----------------------> 熟悉 FPGA 常用设计技巧和方法 ( 串并转换乒乓操作同步设计等等 ), 最好用 verilog/vhdl 去实现这些技巧 ------------------------------------------ -> 较复杂的数字系统设计 (ROM,RAM,FIFO 等等 ), 并熟练使用 FPGA 内部资源及常用 IP 核 (DLL,PLL,ROM,RAM, 双口 RAM,DCFIFO 等 )------> 找一个 FPGA 高级应用的方向, 朝那个方向发展, 比如,FPGA 数字信号处理 FPGA 图像处理 FPGA 视频处理 FPGA 的 PCI 数据采集卡和数字 I/0 卡 ( 现在的数据采集卡和数字 I/O 卡都用 FPGA),FPGA 在通信方面的应用 FPGA 嵌入式的应用原文地址 :FPGA 设计人员的进阶路线作者 : 蝶妖从技术层面来讲, 可编程逻辑领域是目前和未来半导体行业最活跃的领域之一, 不再是单一地用于 IC 设计的原型验证, 更多地用于提供集成的系统级解决方案现代的 FPGA 不再仅仅是可编程逻辑, 而是介于 ASIC 和 FPGA 之间的混合芯片, 包含微处理器收发器以及许多其它单元所以对 FPGA 设计人员的要求也越来越高, 已超出单一的逻辑设计范畴因此, 对于 FPGA 初学者来讲, 需要明确个人的进阶路线, 进而掌握快速开发的方法下面给出作者个人的一些观点首先, 熟悉一门硬件设计语言 (VHDL 或 Verilog HDL), 因为不管在哪种应用领域, HDL 语言都是 FPGA 开发的基础目前国内使用 Verilog HDL 语言的开发人员较多一些, 因此推荐读者学习 Verilog HDL 正因如此, 本书的实例都通过 Verilog HDL 实现, 并在附录中给出其简要的语法说明要深入学习 Verilog HDL 语言的读者, 可参阅参考文献 [2] 其次, 掌握 ISE Design Suit 相关软件的使用方法 ISE 软件可以完成设计输入综合仿真实现和下载, 涵盖了 FPGA 开发的全过程, 从中读者可以真切体会到 FPGA 开发全过程对于嵌入式开发人员, 还需要掌握 EDK 软件操作当掌握软件的基本用法后, 可以深入了解各工具组件, 如综合工具 XST 布局布线工具 PAR 等的运行机制, 以便更好地在

设计中利用其特性本书以及其姐妹篇 ISE Design Suit 10.1 开发指南 (DSP 和嵌入式开发 ) 则定位于这一阶段第三, 熟悉 Xilinx FPGA 芯片, 包括不同类型资源的性能特点和使用方法此时,Xilinx 所发布的文档是首要参考资料 Xilinx 针对每个系列的 FPGA 都提供了丰富而全面的文档, 所以在开始任何一个系列的 FPGA 设计前, 最好到 Xilinx 网站 (www.xilinx.com), 将该系列 FPGA 的页面上将所有的文档都下载下来, 然后有针对性的做参考第四, 参考 xilinx 推出的开发板以及相应的参考设计, 这是向高级进阶最有价值的部分 Xilinx 在网上针对每个系列的 fpga 都有文档说明, 并都给出原理图其开发板的文档说明非常详细详细, 也很规范, 有很大的参考价值此外, 在那些开发板里也有众多的外围接口电路, 基本涵盖了常用的应用场合参考外围电路芯片的数据手册, 仔细体会设计的细节和应用方法作为硬件工程师, 阅读手册是一项基本技能当然, 在具备硬件平台的基础上, 参考 Xilinx 网上的开发板是进阶路线中捷径的捷径第五, 动手调通一块板子有 PCB 设计能力的读者, 可自行设计 ; 否则可购买相应的开发板, 将上面所有的硬件外设调通, 并参照类似的开发板, 独立完成 Xilinx 官方的参考设计完成这一步, 就步入高级设计的大门了第六, 由于 FPGA 芯片以及开发技术发展很快, 因此不仅要在工作中累积经验, 还应该关注该行业的新技术和新动向, 只有这样才能始终站在高处整体看来,FPGA 开发入门简单, 进阶阶段不仅难度较大所需知识面广, 还是一个繁琐的工作同时如果想从底层更深入的理解硬件设计, 还需需要深厚的理论支持因此 FPGA 开发是一条平坦但十分陡峭的路原文地址 :FPGA 设计学习经验小谈作者 : 宇可很久没有发帖子了, 很对不住大家工作上已经不做 FPGA 了, 并且工作上太忙今天跟一个人聊 FPGA, 我就将我当时的一些话贴出来, 大家就当随便看看, 浪费一两分钟时间有人问我, 三态门自己写了一个程序, 却调试不出来当然, 我现在也没有用语言自己写一

个三态门出来, 我更习惯 Ip Core 里面的 Tribuffer 自己编写的, 是需要有点技巧, 尤其是在控制信号那个地方最好还是用 ip core, 用 ip core 的好处在于整个电路非常清晰我曾经尝试着自己写一个三态门, 但是调试过程中发现问题很多, 所有后来干脆用系统提供的了另外, 她说学习语言学了一个月, 我觉得大可没有这个必要语言那东西, 只是工具并且, 常用的语法也就那么多, 所以根本没有必要去专门学习最好是用到的时候去查一下书, 或者查一下外国人写的那个电子版的 handbook 拿到一个设计要求后, 首先就用你学到的数字电路知识把整个系统大体给搭一个原理图出来, 就像是用 protel 作电路板一样什么地方能用一个译码器就可以解决了, 什么地方能用一个复用器就可以解决了, 等等等到你明白了这些, 就应该很容易的做 FPGA 了我一开始也是总在看别人说哪个语言好 \ 哪个工具好, 并且一开始觉得原理图设计输入方法是最笨的, 但是到后来, 我忽然发现, 这才是真正的高手系统设计的顶层最好采用原理图模式, 这样整个系统非常清晰, 便于多人和自己维护, 而在一些低层模块, 可以用 ip core 的, 尽量用 ip core; 不行的, 就把功能细分, 每一个子功能写一个 vhd 或 v 文件, 然后编译成 symbol, 在原理图中调用 symbol 我只是在这里泛泛而谈, 希望能够对初学者有一点帮助, 如果有说得不对的地方, 希望大家多多指正 by channelelle ******************************************************************* 其实 FPGA 不是学会的, 是做会的遇到问题, 解决问题和总结经验, 不断往复, 水平就提高了刚开始做, 谁都会遇到问题这时候不要动不动就张口问别人, 要自己多想一想, 试一试比如, 刚焊好的板子, 上电后, 下载不了, 这是一个新手经常遇到的问题一般来说, 大多数人会去检查下载电路的原理图, 如果发现和正确的原理图没有区别就没办法了, 开始怀疑芯片是不是坏了, 焊接是不是有问题, 是不是哪里有干扰啊等等而有的细心一些的人, 就会仔细的看看下载的原理, 信号的时序, 用示波器看看板上信号的时序, 一步一步的找原因如果没有找到, 就会仔细检查 FPGA 的电路, 从电源设计, 到去耦电容摆放等等方面去动手查找原因如果觉得那里有问题, 就动手改一看看, 测一侧有没

有改变, 而不是坐着想哪里出问题可能最后就是芯片坏了, 或者没有焊接好, 但是后者确在这个过程中学到了很多东西, 至少对 FPGA 下载的原理了解的十分清楚以上是随便举的一个例子, 还有一点要忠告大家的就是不要轻易的怀疑芯片有问题, 如果电路工作不正常, 那么 99% 的原因是和设计有关的, 是可以找到确定的原因的, 而不是偶然的, 即使是噪声或者干扰 by RedLogic **************************************************************** FPGA 这东西最需要的就是自己去实际动手编写程序, 哪怕仅仅是编写一个 737, 只有在不断的编写调试的过程中才能找到感觉同意楼上的观点, 不要过分的去看语法, 常用的其实不多我刚开始也是认为整个系统全部用语言编写最好, 通过个人的经验教训才发现, 顶层文件最后用原理图还有个建议就是平时多自己编写联系一些东西, 比如花点时间编一点任意分频器啊锁相环啊什么的, 从中会找到很多乐趣当然必须要遇到很多困难才有乐趣了如果什么困难都没有, 那只能说您是高手了还有就是要互相之间多讨论, 每个人的观点都可能是你学习的内容也乱想到这里. 还有要补充一点就是如果是做系统的设计, 最后一定用同步系统 by bluetooth884 **************************************************************** 我是一个新新手, 我也来说几句我开始学 EDA 也有一年时间, 开始我学 verilog 语言, 当时没有条件, 电脑没有, 学习板也没有我就天天看语法, 看别人的程序一直到今年 3 月份条件才改善, 有自己的电脑和学习板, 老师教是用 VHDL, 所以我就改学这个了因为要准备 9 月份的电子竞赛, 所以要提前学, 凭老师教的那点东西肯定是不够的, 我只花了一个星期的时间把很常用的语法记住, 然后再花两个星期的时间看别人的程序, 从别人的程序

中学会基本格式开始进步很慢, 主要阻力是软件不会使用, 全凭自己去摸索要很长时间, 4 月 12,13 两天听了潘松老师的两天课, 他主要是讲 quartus 的使用, 感觉那两天学了很多东西软件基本会使用后开始自己慢慢的编小程序, 但真正要提高还是具体做点什么东西接下来两个星期老师布置了一个数字频率计的题目,FPGA 做处理,MCU 做控制但我对单片机不熟悉, 结果下来感觉是单片机不能从 FPGA 读数据, 题目没有完成但这次具体的应用让我也学到很多东西, 系统时钟, 保持时间, 建立时间等等一些很基本的概念, 这些在高手们看来可能是再简单不过的东西, 但一个新手全凭自己的摸索去了解这些东西已经是很不容易了我没有夸自己的意思, 我是想说真正要学到东西, 一定要投入到具体的项目中去, 这些话前辈们已经说过很多次还有一点想说的就是, 新手不要好高骛远, 我就犯了这样的错误, 最基本的没搞懂, 我就想去学嵌入式系统我现在水平还非常非常有限, 真正要我独立完成一个小系统的设计还很困难有很多基本的东西我还不懂, 但我很想学好这个上次那个题目没有做出来, 老师好像不怎么相信我的 EDA 了 ( 呵呵 ) 再老师对这个不熟悉, 他就什么东西只想用模电和单片机做出来, 其实给我很大感觉就是对于同一个题目 EDA 可以在很大程度上弱化单片机, 使题目变的更加容易实现所以现在要加紧学好, 到 9 月份还不到半年的时间了, 我能学成什么样子呢? 我们这里教 EDA 的老师很少, 就 2 个, 给我们上课的老师讲了半学期的 ABEL 很多不懂的东西没人问, 只能在这里发发帖子问问这里热心的人了感谢曾经给过我莫大帮助的 DX 们希望你们的帮助让我有质的飞跃! by fenglouto1 *************************************************************** to channelelle: 虽然前面回文的评价还可以, 但是我想我还是应该很直接要指出你其中很多的错误思想, 我不想有更多的受到误导, 请原谅我说的比较直接系统级的设计我们为什么还需要画原理图? 我们在总体设计方案中可以将一级模块划分好, 将一级模块的接口时序定义好, 完完全全没有必要用画原理图, 除非你在做设计之前是不做方案的或者方案做的很差我们要求设计要尽量的做到与器件无关 ( 除了 FIFO PLL 等 ), 你这样画原理怎么实现平台的无关性? 如果我之前用的是 altera 的器件, 现在要转成 xilinx 的, 你那原理图还能用? 一般来说芯片厂家的 EDA 工具综合性能都一般, 如果你要用第三方综合工具怎么办?

还有, 你这样画原理图那仿真怎么办? 你该不会用 quartus 下画波形图吧? 我们大的设计用 modelsim 都要跑几个小时, 你画原理图怎么在第三方仿真软件下做仿真? 还有, 如果画原理图有用, 人家还要弄个 systemc E 语言 system verilog 做什么? 另外, 你为什么连写个三态门还要调 core, 一行就可以描述出来的呀! by wangdian ************************************************************* 看了大家的发言, 觉得自己还是要暴露一下自己的问题了我呢, 毕业时到公司直接就接触了公司以前的设计内容, 为了更快的完成任务, 只能在以前的系统设计上修修改改, 慢慢的发现一些问题, 但是也只能一步一步来, 所以就开始学习语言, 因为有些东西确实用语言来设计输入比较快但是为了和以前的系统一起工作, 就有了很多限制现在一直比较烦恼, 为了这个系统不知道何时才是一个头自己设计其实已经比较习惯了原理图的形式, 因为刚开始的时候都学习的那些, 在这个转换过程中是不是都会有一段比较迷茫? 谢谢大侠们分享那么多的心得和知识, 在这里我们学习到了很多 by kuangshunlan ************************************************************** 看到了很多和自己相似的经历 TO wangdian:channelelle 的意思你可能理解错了, 他其实是想说, 对系统而言要模块化, 便于大系统调试, 调用 IP CORE 是一种优化快捷的方式也许 channelelle 的思想更适合技术的市场化, 对企业而言讲求的是效率速度, 做研究嘛, 你可以从三级管去研究起, 呵呵 ~~ 这也是北京与深圳的区别, 不可否认北京牛人很多但是当然 FPGA 还是属于硬件, 对综合出来的各个功能模块要有深刻的理解, 尽量从寄存器级去考虑它的性能, 而不是行为级 by xiaozheng **************************************************************

: 同意 wangdian 原理图输入应该尽量抛弃, 系统设计必须考虑前期调试后期维护和移植 xiaozheng 的话有些牵强, 说什么北京和深圳的区别就是风凉话了, 大家都是搞技术的, 就事论事,IP Core 要看什么场合, 三态门一句话就搞定了你还要用 Ip core, 在这里开坛讲座如何让人信服? by duohaodai **************************************************************** re:duohaodai 我不反对各分模块用语言来描述, 但是顶层用原理图描述条理更加清晰, 也方便别人参阅, 元件例化一大堆谁明白? 当然, 如果你的资料整理的比较好, 并另给出总体结构图也是可以的, 移植的确是个问题, 不过现在的企业有又谁同时在使用几个平台的呢 IPcore 为什么老是要咬住三态门来讨论? 说白了, 大多数企业干的就是调函数包, 底层核心的开发你还是去 alteraxilinxmicosoftibm 去研究吧 by xiaozheng *************************************************************** 我也来说两句吧, 做设计前就应该考虑好系统结构, 这叫成竹在胸 :) 而具体到设计实现阶段的话, 原理图输入是没有必要地, 还有对于一些小的底层单元, 比如 shifter,mux,adder 等等, 还是不要采用实例化 ip core 模块的方式为好, 用 HDL 语言描述就好了 ( 这叫引用模块的方式叫 inference), 原因就是在设计实现的阶段要充分考虑到 design portable,code reusable by chips *************************************************************

我觉得大家有些误解原理图输入方法了, 在做大系统时, 一定要自顶向下的设计, 当每个底层模块用语言设计完毕并且仿真调试 OK 后, 将其编译为图形模块, 然后在顶层用原理图输入的方法调用这些模块, 将各个模块用信号线连接起来, 构成整个系统这里所说的原理图输入的方法并不是一定要用各种标准的逻辑元件组装电路, 而是用语言设计的功能模块组成系统看这样设计的顶层文件, 系统结构一目了然, 这和纯语言设计前所做的系统逻辑框图是一样的, 都是为了清晰的描述系统结构当然, 是用纯语言设计好, 还是用图形输入法设计顶层再调用用语言设计的底层模块也好, 我看这两种方法都好, 应根据个人的爱好和习惯而定, 就象用 VHDL 语言或用 Verilog HDL 语言都能设计好的系统一样, 大家说呢? by 枫 *********************************************************** 各位, 你们做过多大的系统啊, 老是在这里误导别人? 这篇文章写的几乎全是误导别人的话, 就拜托你们别在叫好了! 层次结构不是靠原理图保证的, 是靠文档! 系统级建模也不会用原理图去做啊, 不然大家去弄个 system C system verilog 做什么? by wangdian *********************************************************** 迫不及待的看完六页, 有很多是跟我想法相同的, 也有不一样的工具这东西 ( 包含语言 ) 只要用熟了应该都好用但相比之下肯定有个容不容易上手的问题, 当然前提是都对新手而言, 如果要一个画了几年原理图的去用 Verilog 或是 VHDL 语言, 当然感觉很不爽我个人认为为什么在有了原理图设计法的前提下又开发出 Verilog 等语言, 肯定是有一定道理的对新手而言, 这些语言绝对更容易上手, 而且还有很多其它的优点但肯定也有它自身的不足, 呵呵重要的不是开发工具, 而是开发思想

by dsp20tlh ********************************************************** 首先就用你学到的数字电路知识把整个系统大体给搭一个原理图出来, 就像是用 prote l 作电路板一样什么地方能用一个译码器就可以解决了, 什么地方能用一个复用器就可以解决了, 等等等到你明白了这些, 就应该很容易的做 FPGA 了听起来好象整个 FPGA 设计都是在做数字电路设计了 by tianhun ********************************************************* 我认为, 你说的非常客观也很诚恳我也作了一段时间的 FPGA 了由于我自小就对电子技术很感兴趣, 经常摆弄一些电子器件, 所以对硬件的理解更深入一些, 所以对于我来说, 我开始做 FPGA 设计的时候, 就是直接从原理图输入开始的我认为这样容易理解, 而且非常直观当让致命的缺点就是设计移植性能不好我现在也在强迫自己将一些简单模块用语言去写出来, 封装成模块, 到原理图中去调用今天看到您的帖子, 我很高兴自己的一些设计方法可以得到高手的认同我现在也是刚刚开始学习 Verilog 由于习惯于理解原理图输入, 我只能强迫自己去用语言因为很多人都告诫我, 很多大公司都要求用语言进行设计, 所以为了以后能混口饭吃, 还是要学些语言我的邮箱地址 :fylouis@126.com 期待着与高手交流经验与心得 by fylouis ******************************************************* 虽然来晚了, 还是要双手赞同在总体设计方案中将一级模块划分好, 将接口时序定义好, 没有必要用画原理图这种方法似乎清楚, 但是既然把设计都能画出来, 那在在文档中体现功能框图和接口连接关系应该比较容易, 可能在设计初期修改方案采用原理图比较方便而已我们采用高级语言来设计, 尽

量要作到和器件无关况且, 当产品上量后, 要不要投 ASIC 来降低成本? 当工艺提高后, 采用 ASIC 实现的成本有可能比采用 FPGA 低很多这个时候就出现问题了, 设计怎么移植? 有可能重新设计, 仿真 by goldlion98 ***************************************************** 在 FPGA 领域可能还有原理图一说, 但在 ASIC 基本无此观点, 可能说玄了就是电路在我心, 基本两个字同步对于设计而言, 我也不反对用原理图, 因为每个人都有一个学习得过程成长的过程, 但如果你要做 IC, 就可以在以后抛调原理图对于初学者可以先用原理图, 在顶层用原理图是一些 FPGA 设计者喜欢的方法, 其实无可厚非因为不作 IC, 但是在底层用原理图我不推荐, 因为那会阻碍你前进的步伐 by jjliu ***************************************************** 呵呵, 在 FPGA 做顶层模块时, 原理图也好, 程序描述也好, 看个人习惯了, 总之就是要做到结构清晰, 便于修改和维护即可不过个人觉得, 使用原理图方式的确会碰到程序移植方面的问题, 我自己更习惯于用程序来描述各模块之间的连接至于看前面帖子有人这么说真正的牛人都是搭底层电路设计的我是这么理解的, 能用底层电路搭起自己所需要的设计的, 证明 ta 对整个设计理解很深, 理解已经到了 rtl 级, 而不是只停留在行为级的理解上因此所谓之牛 ~ 呵呵, 个人理解, 欢迎拍砖不过, 还是觉得 hdl 语言方便些, 当然可能有人觉得自己用基本电路搭更得心应手, 更可控 ; 但如果你能够充分地理解你用 hdl 语言, 并保证描述的电路综合之后就是你想要的, 那我觉得那也是高手 ~ 只是高手和高手的习惯不同而已 :) 原文地址 :VerilogHDL 设计经验作者 : 走向电子之路规则 #1: 建立时序逻辑模型时, 采用非阻塞赋值语句 ;

规则 #2: 建立 latch 模型时, 采用非阻塞赋值语句 ; 规则 #3: 在 always 块中建立组合逻辑模型时, 采用阻塞赋值语句 ; 规则 #4: 在一个 always 块中同时有组合和时序逻辑时时, 采用非阻塞赋值语句 ; 规则 #5: 不要在一个 always 块中同时采用阻塞和非阻塞赋值语句 ; 规则 #6: 同一个变量不要在多个 always 块中赋值 ; 规则 #7: 调用 $strobe 系统函数显示用非阻塞赋值语句赋的值 ; 规则 #8: 不要使用 #0 延时赋值一描述的完备性 1, 敏感变量的描述完备性,Verilog 中用 always 块设计组合逻辑电路时 : a, 在赋值表达式右端参与赋值的所有信号都必须在 always @( 敏感电平列表 ) 中列出, b,always 中 if 语句的判断表达式必须在敏感电平列表中列出, c, 如果在赋值表达式右端引用了敏感电平列表中没有列出的信号, 在综合时将会为没有列出的信号隐含地产生一个透明锁存器注 : 这是因为该信号的变化不会立刻引起所赋值的变化, 而必须等到敏感电平列表中的某一个信号变化时, 它的作用才表现出来即相当于存在一个透明锁存器, 把该信号的变化暂存起来, 待敏感电平列表中的某一个信号变化时再起作用, 纯组合逻辑电路不可能作到这一点, 综合器会发出警告 Example1: input a,b,c; reg e,d; always @(a or b or c) begin e=d&a&b; d=e c; end Example2: input a,b,c; reg e,d; always @(a or b or c or d) begin

e=d&a&b; d=e c; end 2, 条件的描述完备性如果 if 语句和 case 语句的条件描述不完备, 也会造成不必要的锁存器 Example1: if (a==1'b1) q=1'b1; // 如果 a==1'b0,q=? q 将保持原值不变, 生成锁存器! Example2: if (a==1'b1) q=1'b1; else q=1'b0; //q 有明确的值不会生成锁存器! Example3: reg[1:0] a,q;... case (a) 2'b00 : q=2'b00; 2'b01 : q=2'b11; // 如果 a==2'b10 或 a==2'b11,q=? q 将保持原值不变, 锁存器! Example4: reg[1:0] a,q;... case (a) 2'b00 : q=2'b00; 2'b01 : q=2'b11; default: q=2'b00; //q 有明确的值, 不会生成锁存器! 二 Verilog 中端口的描述 1, 端口的位宽最好定义在 I/O 说明中, 不要放在数据类型定义中 Example1: module test(addr,read,write,datain,dataout)

input[7:0] datain; input[15:0] addr; input read,write; output[7:0] dataout; // 要这样定义端口的位宽! ---------- wire addr,read,write,datain; reg dataout;--------- Example2: module test(addr,read,write,datain,dataout) input datain,addr,read,write; output dataout;------- wire[15:0] addr; wire[7:0] datain; wire read,write; reg[7:0] dataout; // 不要这样定义端口的位宽!!----------- 2, 端口的 I/O 与数据类型的关系 : 端口的 I/O 端口的数据类型 module 内部 module 外部 input wire wire 或 reg output wire 或 reg wire inout wire wire 3,assign 语句的左端变量必须是 wire; 直接用 "=" 给变量赋值时左端变量必须是 reg! Example: assign a=b; //a 必须被定义为 wire!! ******** begin a=b; //a 必须被定义为 reg! end 三以触发器为例说明描述的规范性 1, 无置位 / 清零的时序逻辑 always @( posedge CLK) begin

Q<=D; end 2, 有异步置位 / 清零的时序逻辑异步置位 / 清零是与时钟无关的, 当异步置位 / 清零信号到来时, 触发器的输出被置为 1 或 0, 不需要等到时钟沿到来才置位 / 清零所以, 必须要把置位 / 清零信号列入 always 块的事件控制表达式 always @( posedge CLK or negedge RESET) begin if (!RESET) Q=0; else Q<=D; end 3, 有同步置位 / 清零的时序逻辑同步置位 / 清零是指只有在时钟的有效跳变时刻置位 / 清零, 才能使触发器的输出分别转换为 1 或 0 所以, 不要把置位 / 清零信号列入 always 块的事件控制表达式但是必须在 always 块中首先检查置位 / 清零信号的电平 always @( posedge CLK ) begin if (!RESET) Q=0; else Q<=D; end 四结构规范性在整个芯片设计项目中, 行为设计和结构设计的编码是最重要的一个步骤它对逻辑综合和布线结果时序测定校验能力测试能力甚至产品支持都有重要的影响考虑到仿真器和真实的逻辑电路之间的差异, 为了有效的进行仿真测试 : 1, 避免使用内部生成的时钟

内部生成的时钟称为门生时钟 (gated clock) 如果外部输入时钟和门生时钟同时驱动, 则不可避免的两者的步调不一致, 造成逻辑混乱而且, 门生时钟将会增加测试的难度和时间 2, 绝对避免使用内部生成的异步置位 / 清零信号内部生成的置位 / 清零信号会引起测试问题使某些输出信号被置位或清零, 无法正常测试 3, 避免使用锁存器锁存器可能引起测试问题对于测试向量自动生成 (ATPG), 为了使扫描进行, 锁存器需要置为透明模式 (transparent mode), 反过来, 测试锁存器需要构造特定的向量, 这可非同一般 4, 时序过程要有明确的复位值使触发器带有复位端, 在制造测试 ATPG 以及模拟初始化时, 可以对整个电路进行快速复位 5, 避免模块内的三态 / 双向内部三态信号在制造测试和逻辑综合过程中难于处理原文地址 :FPGA 与 CPLD 的区别作者 :maxdian 系统的比较, 与大家共享 : 尽管 FPGA 和 CPLD 都是可编程 ASIC 器件, 有很多共同特点, 但由于 CPLD 和 FP GA 结构上的差异, 具有各自的特点 : 1CPLD 更适合完成各种算法和组合逻辑,FPGA 更适合于完成时序逻辑换句话说,F PGA 更适合于触发器丰富的结构, 而 CPLD 更适合于触发器有限而乘积项丰富的结构 2CPLD 的连续式布线结构决定了它的时序延迟是均匀的和可预测的, 而 FPGA 的分段式布线结构决定了其延迟的不可预测性 3 在编程上 FPGA 比 CPLD 具有更大的灵活性 CPLD 通过修改具有固定内连电路的逻辑功能来编程,FPGA 主要通过改变内部连线的布线来编程 ;FPGA 可在逻辑门下编程, 而 CPLD 是在逻辑块下编程 4FPGA 的集成度比 CPLD 高, 具有更复杂的布线结构和逻辑实现 5CPLD 比 FPGA 使用起来更方便 CPLD 的编程采用 E2PROM 或 FASTFL ASH 技术, 无需外部存储器芯片, 使用简单而 FPGA 的编程信息需存放在外部存储器上, 使用方法复杂 6CPLD 的速度比 FPGA 快, 并且具有较大的时间可预测性这是由于 FPGA 是门级编程, 并且 CLB 之间采用分布式互联, 而 CPLD 是逻辑块级编程, 并且其逻辑块之间的互联是集总式的

7 在编程方式上,CPLD 主要是基于 E2PROM 或 FLASH 存储器编程, 编程次数可达 1 万次, 优点是系统断电时编程信息也不丢失 CPLD 又可分为在编程器上编程和在系统编程两类 FPGA 大部分是基于 SRAM 编程, 编程信息在系统断电时丢失, 每次上电时, 需从器件外部将编程数据重新写入 SRAM 中其优点是可以编程任意次, 可在工作中快速编程, 从而实现板级和系统级的动态配置 8CPLD 保密性好,FPGA 保密性差 9 一般情况下,CPLD 的功耗要比 FPGA 大, 且集成度越高越明显随著复杂可编程逻辑器件 (CPLD) 密度的提高, 数字器件设计人员在进行大型设计时, 既灵活又容易, 而且产品可以很快进入市场许多设计人员已经感受到 CPLD 容易使用时序可预测和速度高等优点, 然而, 在过去由于受到 CPLD 密度的限制, 他们只好转向 FPGA 和 ASIC 现在, 设计人员可以体会到密度高达数十万门的 CPLD 所带来的好处 CPLD 结构在一个逻辑路径上采用 1 至 16 个乘积项, 因而大型复杂设计的运行速度可以预测因此, 原有设计的运行可以预测, 也很可靠, 而且修改设计也很容易 CPLD 在本质上很灵活时序简单路由性能极好, 用户可以改变他们的设计同时保持引脚输出不变与 FPGA 相比,CPLD 的 I/O 更多, 尺寸更小如今, 通信系统使用很多标准, 必须根据客户的需要配置设备以支持不同的标准 CPLD 可让设备做出相应的调整以支持多种协议, 并随著标准和协议的演变而改变功能这为系统设计人员带来很大的方便, 因为在标准尚未完全成熟之前他们就可以著手进行硬件设计, 然后再修改代码以满足最终标准的要求 CPLD 的速度和延迟特性比纯软件方案更好, 它的 NRE 费用低於 ASIC, 更灵活, 产品也可以更快入市 CPLD 可编程方案的优点如下 : 逻辑和存储器资源丰富 (Cypress Delta39K200 的 RAM 超过 480 Kb) 带冗余路由资源的灵活时序模型改变引脚输出很灵活可以装在系统上后重新编程 I/O 数目多具有可保证性能的集成存储器控制逻辑提供单片 CPLD 和可编程 PHY 方案由于有这些优点, 设计建模成本低, 可在设计过程的任一阶段添加设计或改变引脚输出, 可以很快上市 CPLD 的结构 CPLD 是属於粗粒结构的可编程逻辑器件它具有丰富的逻辑资源 ( 即逻辑门与寄存器的比例高 ) 和高度灵活的路由资源 CPLD 的路由是连接在一起的, 而 FPGA 的路由是分割开的 FPGA 可能更灵活, 但包括很多跳线, 因此速度较 CPLD 慢 CPLD 以群阵列 (array of clusters) 的形式排列, 由水平和垂直路由通道连接起来这些路由通道把信号送到器件的引脚上或者传进来, 并且把 CPLD 内部的逻辑群连接起来 CPLD 之所以称作粗粒, 是因为, 与路由数量相比, 逻辑群要大得到 CPLD 的逻辑群比 FPGA 的基本单元大得多, 因此 FPGA 是细粒的 CPLD 的功能块 CPLD 最基本的单元是宏单元一个宏单元包含一个寄存器 ( 使用多达 16 个乘积项作为其输

入 ) 及其它有用特性因为每个宏单元用了 16 个乘积项, 因此设计人员可部署大量的组合逻辑而不用增加额外的路径这就是为何 CPLD 被认为是逻辑丰富型的宏单元以逻辑模块的形式排列 (LB), 每个逻辑模块由 16 个宏单元组成宏单元执行一个 AND 操作, 然后一个 OR 操作以实现组合逻辑每个逻辑群有 8 个逻辑模块, 所有逻辑群都连接到同一个可编程互联矩阵每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块前者每模块有 8,192b 存储器, 后者包含 4,096b 专用通信存储器且可配置为单端口多端口或带专用控制逻辑的 FIFO CPLD 有什麽好处? I/O 数量多 CPLD 的好处之一是在给定的器件密度上可提供更多的 I/O 数, 有时甚至高达 70% 时序模型简单 CPLD 优于其它可编程结构之处在于它具有简单且可预测的时序模型这种简单的时序模型主要应归功于 CPLD 的粗粒度特性 CPLD 可在给定的时间内提供较宽的相等状态, 而与路由无关这一能力是设计成功的关键, 不但可加速初始设计工作, 而且可加快设计调试过程粗粒 CPLD 结构的优点 CPLD 是粗粒结构, 这意味著进出器件的路径经过较少的开关, 相应地延迟也小因此, 与等效的 FPGA 相比,CPLD 可工作在更高的频率, 具有更好的性能 CPLD 的另一个好处是其软件编译快, 因为其易于路由的结构使得布放设计任务更加容易执行细粒 FPGA 结构的优点 FPGA 是细粒结构, 这意味著每个单元间存在细粒延迟如果将少量的逻辑紧密排列在一起,FPGA 的速度相当快然而, 随著设计密度的增加, 信号不得不通过许多开关, 路由延迟也快速增加, 从而削弱了整体性能 CPLD 的粗粒结构却能很好地适应这一设计布局的改变灵活的输出引脚 CPLD 的粗粒结构和时序特性可预测, 因此设计人员在设计流程的后期仍可以改变输出引脚, 而时序仍保持不变新的 CPLD 封装 CPLD 有多种密度和封装类型, 包括单芯片自引导方案自引导方案在单个封装内集成了 FLASH 存储器和 CPLD, 无须外部引导单元, 从而可降低设计复杂性并节省板空间在给定的封装尺寸内, 有更高的器件密度共享引脚输出这就为设计人员提供了放大设计的便利, 而无须更改板上的引脚输出 /<br> 经常会看到在状态机设计中别人使用各种不同的编码方式, 那么一般情况下, 这种编码方式的选择依据是什么? 我们知道, 在数字逻辑设计中最常用的有三种编码方式 : 二进制, 格雷码 Gray, 独

热编码 One-hot One hot 编码使用一组码元, 每一个码元仅有 1bit 有效, 例如 IDLE = 0001, WRITE = 0010, READ = 0100, WAIT = 1000 这种编码的译码部分可以最简, 因此可以总结出 One-hot 编码的特点 : 组合逻辑最少, 触发器最多, 工作时钟频率可以做到最高 FPGA 的一个最小结构单元 (CLB/LE) 中含有查找表 ( 实现组合逻辑 ) 和 DFF( 实现时序逻辑 ), 布局布线最好的结果是同一个结构单元中的查找表和 DFF 都使用, 但是大部分情况是仅使用其中一种资源, 这样另外的资源就是闲置而浪费而 CPLD 中 DFF 资源本来就很少, 由此可见 One-hot 编码更适合于 FPGA 设计, 而不适合 CPLD 设计, 在 CPLD 中应该选择二进制编码 IC 设计中, 应该综合考虑因为 One-hot 编码使用 DFF 会大大增加设计面积 (die size), 因此在时序可以满足的条件下尽可能使用二进制编码就面积与速度的折中考虑来说 Gray 码是最好的选择, 当然 Gray 码还有其他很多好的特性, 暂时不属于这次讨论的范畴一般的综合工具对状态机进行综合时都可以让用户对这三种编码进行选择基本依据就以上所说二进制与格雷码之间的转换自然二进制码转换成二进制格雷码, 其法则是保留自然二进制码的最高位作为格雷码的最高位, 而次高位格雷码为二进制码的高位与次高位相异或, 而格雷码其余各位与次高位的求法相类似二进制格雷码转换成自然二进制码, 其法则是保留格雷码的最高位作为自然二进制码的最高位, 而次高位自然二进制码为高位自然二进制码与次高位格雷码相异或, 而自然二进制码的其余各位与次高位自然二进制码的求法相类似通过减少寄存器间的逻辑延时来提高工作频率, 或通过流水线设计来优化数据处理时的数据通路来满足高速环境下 FPGA 或 CPLD 中的状态机设计要求本文给出了采用这些技术的高速环境状态机设计的规范及分析方法和优化方法, 并给出了相应的示例为了使 FPGA 或 CPLD 中的状态机设计满足高速环境要求, 设计工程师需要认识到以下几点 : 寄存器资源和逻辑资源已经不是问题的所在, 状态机本身所占用的 FPGA 或 CPLD 逻辑资源或寄存器资源非常小 ; 状态机对整体数据流的是串行操作, 如果希望数据处理的延时非常小, 就必须提高操作的并行程度, 压缩状态机中状态转移的路径长度 ; 高速环境下应合理分配状态机的状态及转移条件本文将结合实际应用案例来说明状态机设计规范 1. 使用一位有效的方式进行状态编码状态机中状态编码主要有三种 : 连续编码 (sequential encoding) 一位有效 (one-hot encoding) 方式编码以及不属于这两种的编码例如, 对于一个 5 个状态 (State0~State4) 的状态机, 连续编码方式状态编码为 :State0-000 State1-001 State2-010 State3-011 State4-100 一位有效方式为下为 :State0-00001 State1-00010 State2-00100 State3-01000 State4-10000 对于自行定义的编码则差别很大, 例如试图将状态机的状态位直接作为输出所需信号, 这可能会增加设计难度使用一位有效编码方式使逻辑实现更简洁, 因为一个状态只需要用一位来指示, 而为此增加的状态寄存器数目相对于整个设计来说可以忽略一位有效至少有两个含义 : 对每个状态位, 该位为 1 对应唯一的状态, 判断当前状态是否为该状态, 只需判断该状态位是否为

1; 如果状态寄存器输入端该位为 1, 则下一状态将转移为该状态, 判断下一状态是否为该状态, 只需判断表示下一状态的信号中该位是否为 1 2. 合理分配状态转移条件在状态转移图中, 每个状态都有对应的出线和入线, 从不同状态经不同的转移条件到该状态的入线数目不能太多以采用与或逻辑的 CPLD 设计来分析, 如果这样的入线太多则将会需要较多的乘积项及或逻辑, 这就需要更多级的逻辑级联来完成, 从而增加了寄存器间的延迟 ; 对于 FPGA 则需要多级查找表来实现相应的逻辑, 同样会增加延迟状态机的应用模型如图 1 所示状态机设计的分析方法状态机设计的分析方法可以分为两种 : 一种是流程处理分析, 即分析数据如何分步处理, 将相应处理的步骤依次定为不同状态, 该方法能够分析非常复杂的状态机, 类似于编写一个软件程序的分析, 典型设计如读写操作和数据包字节分析 ; 另一种方法是关键条件分析, 即根据参考信号的逻辑条件来确定相应的状态, 这样的参考信号如空或满指示起始或结束握手应答信号等这两种分析方法并没有严格的界限, 在实际的状态机设计分析时往往是这两种方法结合使用下面分别说明这两种分析方法 1. 流程处理分析例如, 在一个读取 ZBT SRAM 中数据包的设计中, 要根据读出的数据中 EOP(End of Packet) 信号是否为 1 来决定一个包的读操作是否结束, 由于读取数据的延后, 这样就会从 ZBT SRAM 中多读取数据, 为此可以设计一个信号 VAL_out 来过滤掉多读的数据根据数据到达的先后及占用的时钟周期数, 可以设计如图 2 所示的状态机 ( 本文设定 : 文字说明及插图中当前状态表示为 s_state[n:0], 为状态寄存器的输出 ; 下一状态 next_state[n:0], 为状态寄存器的输入 ; 信号之间的逻辑关系采用 Verilog 语言 ( 或 C 语言 ) 中的符号表示 ;#R 表示需要经过一级寄存器, 输出信号对应寄存器的输出端 ) 该状态机首先判断是否已经到达包尾, 如果是, 则依次进入 6 个等待状态, 等待状态下的数据无效,6 个等待状态结束后将正常处理数据

2. 关键条件分析图 3 为一个路由器线卡高速数据包分发处理的框图, 较高速率的数据包经过分发模块以包为单位送往两个较低速率数据通路 ( 即写入 FIFO1 或 FIFO2) 对于分发模块设计, 关键参考信号是 EOP 及快满信号 AF1 AF2, 参考 EOP 可以实现每次处理一个包, 参考 AF1 AF2 信号可以决定相应的包该往哪个 FIFO 中写入分发算法为 :FIFO1 未满 (AF1=0), 数据包将写入 FIFO1; 如果 FIFO1 将满且 FIFO2 未满 (AF1=1, 且 AF2=0), 则下一数据包将写入 FIFO2; 如果 FIFO1 FIFO2 都将满 (AF1=1 且 AF2=1), 则进入丢包状态状态机描述如图 4 所示 :UseFifo1 状态下数据包将写入 FIFO1,UseFifo2 状态下数据包将写入 FIFO2, 丢包状态下数据包被丢弃, 提供丢包计数使能 DropCountEnable 状态机的进一步优化 1. 利用一位有效编码方式 HSPACE=12 ALT=" 图 2: 对从 ZBT RAM 已读出的包数据的过滤处理的状态机 "> 如前所述, 状态机的工作频率跟状态机中各个状态对应的不同转移条件的入线数目有关如果到一个状态的转移条件相同但入线数非常多, 其逻辑实现很可能并不复杂在一位有效编码方式下, 对于某个状态, 如果其他所有状态经相同的转移条件到该状态, 那么其逻辑实现可以很好地化简例 4: 一位有效编码方式下状态位 s_state[n:0] 中, s_state[1] s_state[2]... s_state[n]=1 与 s_state[0]=1 等价, 那么 next_state[0]=(s_state[0]&s) (s_state[1]&t) (s_state[2]&t)... (s_state[n]) 可以化简为 : next_state[0]=(s_state[0]&s) ((~s_state[0])&t), 右端输入信号数目大大减少 2. 利用寄存器的使能信号多数 FPGA 或 CPLD 寄存器提供使能端, 如果所有的状态机转移必须至少满足某个条件, 那么这个条件可以通过使能信号连接实现, 从而可以降低寄存器输入端的逻辑复杂度如上例中不同状态间转移必须以 EOP 为 1 作为前提, 因而可以将该信号作为使能信号来设计 3. 结合所选 FPGA 或 CPLD 内部逻辑单元结构编写代码以 Xilinx FPGA 为例, 一个单元内 2 个 4 输入查找表及相关配置逻辑可以实现 5 个信号输入的最复杂的逻辑, 或 8~9 个信号的简单逻辑 ( 例如全与或者全或 ), 延时为一级查找表及配置逻辑延时 ; 如果将相邻单元的 4 个 4 输入查找表输出连接到一个 4 输入查找表, 那么可以实现最复杂的 6 输入逻辑, 此时需要两级查找表延时及相关配置逻辑延时更复杂的逻辑需要更多的级连来实现针对高速状态机的情况, 可以尽量将状态寄存器输入端的逻辑来源控制在 7 个信号以内, 从而自主控制查找表的级连级数, 提高设计的工作频率 4. 通过修改状态机如果一个状态机达不到工作频率要求, 则必须根据延时最大路径修改设计, 通常的办法有 : 改变状态设置, 添加新状态或删除某些状态, 简化转移条件及单个状态连接的转移数目 ; 修改转移条件设置, 包括改变转移条件的组合, 以及将复杂的逻辑改为分级经寄存器输出由寄存器信号再形成的逻辑, 后者将会改变信号时序, 因而可能需要改变状态设置

5. 使用并行逻辑很多情况下要参考的关键信号可能非常多, 如果参考这些关键信号直接设计状态机所得到的结果可能很复杂, 个别状态的出线或入线将会非常多, 因而将降低工作频率可以考虑通过设计并行逻辑来提供状态机的关键信号以及所需的中间结果, 状态机负责维护并行逻辑以及产生数据处理的流程并行逻辑应分级设计, 级间为寄存器, 从而减少寄存器到寄存器的延时图 5 为一个使用并行逻辑的状态机, 该设计用于使用单一数据总线将 FIFO1~4 中的数据发送到 4 个数据通路上去, 该设计中并行逻辑产生每次操作时的通路及 FIFO 选择结果, 状态机负责控制每次操作的流程 : 在 Idle 状态下, 如果 FIFO1~4 中有数据包供读取, 则进入 Schedule 状态 ; 获得调度结果后 Schedule 经过一个 Wait 状态, 然后进入 ReadData 状态读取数据, 同时开始计数, 计数到达所指定数值或者读到数据包尾时进入空闲状态 Idle, 依次循环下去流水线设计流水线 (Pipelining) 设计是将一个时钟周期内执行的逻辑操作分成几步较小的操作, 并在较高速时钟下完成图 6a 中逻辑被分为图 6b 中三小部分, 如果它的 Tpd 为 T, 则该电路最高时钟频率为 1/T, 而在图 6b 中假设每部分的 Tpd 为 T/3, 则其时钟频率可提高到原来的 3 倍, 因而单位时间内的数据流量可以达到原来的三倍代价是输出信号相对于输入滞后 3 个周期, 时序有所改变 ( 图 6b 中输出信号的总延时与图 6a 中一样, 但数据吞吐量提高了 ), 同时增加了寄存器资源, 而 FPGA 具有丰富的寄存器资源本文所强调的通过减少寄存器间的逻辑延时来提高状态机的工作频率, 与流水线设计的出发点一样, 不同的是流水线所强调的是数据处理时的数据通路优化, 而本文所强调的是状态机中控制逻辑的优化 mealy&moore 状态机典型程序 Verilog // Example of a 5-state Mealy FSM module mealy (data_in, data_out, reset, clock); output data_out; input [1:0] data_in; input reset, clock; reg data_out; reg [2:0] pres_state, next_state; parameter st0=3'd0, st1=3'd1, st2=3'd2, st3=3'd3, st4=3'd4; // FSM register always @ (posedge clock or negedge reset) begin: statereg if(!reset)// asynchronous reset pres_state = st0; else pres_state = next_state; end // statereg // FSM combinational block

always @(pres_state or data_in) begin: fsm case (pres_state) st0: case(data_in) 2'b00: next_state=st0; 2'b01: next_state=st4; 2'b10: next_state=st1; 2'b11: next_state=st2; st1: case(data_in) 2'b00: next_state=st0; 2'b10: next_state=st2; default: next_state=st1; st2: case(data_in) 2'b0x: next_state=st1; 2'b1x: next_state=st3; st3: case(data_in) 2'bx1: next_state=st4; default: next_state=st3; st4: case(data_in) 2'b11: next_state=st4; default: next_state=st0; default: next_state=st0; end // fsm // Mealy output definition using pres_state w/ data_in always @(data_in or pres_state) begin: outputs case(pres_state) st0: case(data_in) 2'b00: data_out=1'b0; default: data_out=1'b1; st1: data_out=1'b0; st2: case(data_in) 2'b0x: data_out=1'b0; default: data_out=1'b1; st3: data_out=1'b1; st4: case(data_in)

2'b1x: data_out=1'b1; default: data_out=1'b0; default: data_out=1'b0; end // outputs endmodule Verilog // Example of a 5-state Moore FSM module moore (data_in, data_out, reset, clock); output data_out; input [1:0] data_in; input reset, clock; reg data_out; reg [2:0] pres_state, next_state; parameter st0=3'd0, st1=3'd1, st2=3'd2, st3=3'd3, st4=3'd4; //FSM register always @(posedge clock or negedge reset) begin: statereg if(!reset) pres_state = st0; else pres_state = next_state; end // statereg // FSM combinational block always @(pres_state or data_in) begin: fsm case (pres_state) st0: case(data_in) 2'b00: next_state=st0; 2'b01: next_state=st4; 2'b10: next_state=st1; 2'b11: next_state=st2; st1: case(data_in) 2'b00: next_state=st0; 2'b10: next_state=st2; default: next_state=st1; st2: case(data_in) 2'b0x: next_state=st1; 2'b1x: next_state=st3; st3: case(data_in)

2'bx1: next_state=st4; default: next_state=st3; st4: case(data_in) 2'b11: next_state=st4; default: next_state=st0; default: next_state=st0; end // fsm // Moore output definition using pres_state only always @(pres_state) begin: outputs case(pres_state) st0: data_out=1'b1; st1: data_out=1'b0; st2: data_out=1'b1; st3: data_out=1'b0; st4: data_out=1'b1; default: data_out=1'b0; end // outputs endmodule // Moore 使用状态机做时钟产生电路 - 独特却又最为精准 (CPU 设计中常用方法 ) 介绍一款时钟发生器 -- 独特却又最为精准 (CPU 设计中常用方法 ) 时钟发生器 clkgen 利用外来时钟信号 clk 来生成一系列时钟信号 clk1 fetch alu_clk 送往 CPU 的其他部件其中 fetch 是外来时钟 clk 的八分频信号利用 fetch 的上升沿来触发 CPU 控制器开始执行一条指令, 同时 fetch 信号还将控制地址多路器输出指令地址和数据地址 clk1 信号用作指令寄存器累加器状态控制器的时钟信号 alu_clk 则用于触发算术逻辑运算单元 module clk_gen (clk,reset,clk1,clk2,clk4,fetch,alu_clk); input clk,reset; output clk1,clk2,clk4,fetch,alu_clk; wire clk,reset; reg clk2,clk4,fetch,alu_clk; reg[7:0] state; parameter S1 = 8'b00000001, S2 = 8'b00000010, S3 = 8'b00000100, S4 = 8'b00001000, S5 = 8'b00010000, S6 = 8'b00100000, S7 = 8'b01000000,

S8 = 8'b10000000, idle = 8'b00000000; assign clk1 = ~clk; always @(negedge clk) if(reset) begin clk2 <= 0; clk4 <= 1; fetch <= 0; alu_clk <= 0; state <= idle; end else begin case(state) S1: begin clk2 <= ~clk2; alu_clk <= ~alu_clk; state <= S2; end S2: begin clk2 <= ~clk2; clk4 <= ~clk4; alu_clk <= ~alu_clk; state <= S3; end S3: begin clk2 <= ~clk2; state <= S4; end S4: begin clk2 <= ~clk2; clk4 <= ~clk4; fetch <= ~fetch; state <= S5; end S5: begin

clk2 <= ~clk2; state <= S6; end S6: begin clk2 <= ~clk2; clk4 <= ~clk4; state <= S7; end S7: begin clk2 <= ~clk2; state <= S8; end S8: begin clk2 <= ~clk2; clk4 <= ~clk4; fetch <= ~fetch; state <= S1; end idle: state <= S1; default: state <= idle; end endmodule //-------------------------------------------------------------------------------- 由于在时钟发生器的设计中采用了同步状态机的设计方法, 不但使 clk_gen 模块的源程序可以被各种综合器综合, 也使得由其生成的 clk1 clk2 clk4 fetch alu_clk 在跳变时间同步性能上有明显的提高, 为整个系统的性能提高打下了良好的基础诸位. 这样的时钟发生器无论在时序上还是功能上都是完美的, 难怪一直在 CPU 设计中采用.