FPGA 工 程 师 面 试 试 题 一 1 同 步 电 路 和 异 步 电 路 的 区 别 是 什 么?( 仕 兰 微 电 子 ) 2 什 么 是 同 步 逻 辑 和 异 步 逻 辑?( 汉 王 笔 试 ) 同 步 逻 辑 是 时 钟 之 间 有 固 定 的 因 果 关 系 异 步 逻 辑 是 各 时 钟 之 间 没 有 固 定 的 因 果 关 系 3 什 么 是 " 线 与 " 逻 辑, 要 实 现 它, 在 硬 件 特 性 上 有 什 么 具 体 要 求?( 汉 王 笔 试 ) 线 与 逻 辑 是 两 个 输 出 信 号 相 连 可 以 实 现 与 的 功 能 在 硬 件 上, 要 用 oc 门 来 实 现, 由 于 不 用 oc 门 可 能 使 灌 电 流 过 大, 而 烧 坏 逻 辑 门 同 时 在 输 出 端 口 应 加 一 个 上 拉 电 阻 4 什 么 是 Setup 和 Holdup 时 间?( 汉 王 笔 试 ) 5 setup 和 holdup 时 间, 区 别 ( 南 山 之 桥 ) 6 解 释 setup time 和 hold time 的 定 义 和 在 时 钟 信 号 延 迟 时 的 变 化 7 解 释 setup 和 hold time violation, 画 图 说 明, 并 说 明 解 决 办 法 ( 威 盛 VIA) Setup/hold time 是 测 试 芯 片 对 输 入 信 号 和 时 钟 信 号 之 间 的 时 间 要 求 建 立 时 间 是 指 触 发 器 的 时 钟 信 号 上 升 沿 到 来 以 前, 数 据 稳 定 不 变 的 时 间 输 入 信 号 应 提 前 时 钟 上 升 沿 ( 如 上 升 沿 有 效 )T 时 间 到 达 芯 片, 这 个 T 就 是 建 立 时 间 -Setup time 如 不 满 足 setup time, 这 个 数 据 就 不 能 被 这 一 时 钟 打 入 触 发 器, 只 有 在 下 一 个 时 钟 上 升 沿, 数 据 才 能 被 打 入 触 发 器 保 持 时 间 是 指 触 发 器 的 时 钟 信 号 上 升 沿 到 来 以 后, 数 据 稳 定 不 变 的 时 间 如 果 hold time 不 够, 数 据 同 样 不 能 被 打 入 触 发 器 建 立 时 间 (Setup Time) 和 保 持 时 间 (Hold time), 建 立 时 间 是 指 在 时 钟 边 沿 前, 数 据 信 号 需 要 保 持 不 变 的 时 间 保 持 时 间 是 指 时 钟 跳 变 边 沿 后 数 据 信 号 需 要 保 持 不 变 的 时 间 如 果 不 满 足 建 立 和 保 持 时 间 的 话, 那 么 DFF 将 不 能 正 确 地 采 样 到 数 据, 将 会 出 现 metastability 的 情 况 如 果 数 据 信 号 在 时 钟 沿 触 发 前 后 持 续 的 时 间 均 超 过 建 立 和 保 持 时 间, 那 么 超 过 量 就 分 别 被 称 为 建 立 时 间 裕 量 和 保 持 时 间 裕 量 8 说 说 对 数 字 逻 辑 中 的 竞 争 和 冒 险 的 理 解, 并 举 例 说 明 竞 争 和 冒 险 怎 样 消 除 ( 仕 兰 微 电 子 ) 1
9 什 么 是 竞 争 与 冒 险 现 象? 怎 样 判 断? 如 何 消 除?( 汉 王 笔 试 ) 在 组 合 逻 辑 中, 由 于 门 的 输 入 信 号 通 路 中 经 过 了 不 同 的 延 时, 导 致 到 达 该 门 的 时 间 不 一 致 叫 竞 争 产 生 毛 刺 叫 冒 险 如 果 布 尔 式 中 有 相 反 的 信 号 则 可 能 产 生 竞 争 和 冒 险 现 象 解 决 方 法 : 一 是 添 加 布 尔 式 的 消 去 项, 二 是 在 芯 片 外 部 加 电 容 10 你 知 道 那 些 常 用 逻 辑 电 平?TTL 与 COMS 电 平 可 以 直 接 互 连 吗?( 汉 王 笔 试 ) 常 用 逻 辑 电 平 :12V,5V,3 3V;TTL 和 CMOS 不 可 以 直 接 互 连, 由 于 TTL 是 在 0.3-3.6V 之 间, 而 CMOS 则 是 有 在 12V 的 有 在 5V 的 CMOS 输 出 接 到 TTL 是 可 以 直 接 互 连 TTL 接 到 CMOS 需 要 在 输 出 端 口 加 一 上 拉 电 阻 接 到 5V 或 者 12V 11 如 何 解 决 亚 稳 态 ( 飞 利 浦 - 大 唐 笔 试 ) 亚 稳 态 是 指 触 发 器 无 法 在 某 个 规 定 时 间 段 内 达 到 一 个 可 确 认 的 状 态 当 一 个 触 发 器 进 入 亚 稳 态 时, 既 无 法 预 测 该 单 元 的 输 出 电 平, 也 无 法 预 测 何 时 输 出 才 能 稳 定 在 某 个 正 确 的 电 平 上 在 这 个 稳 定 期 间, 触 发 器 输 出 一 些 中 间 级 电 平, 或 者 可 能 处 于 振 荡 状 态, 并 且 这 种 无 用 的 输 出 电 平 可 以 沿 信 号 通 道 上 的 各 个 触 发 器 级 联 式 传 播 下 去 12 IC 设 计 中 同 步 复 位 与 异 步 复 位 的 区 别 ( 南 山 之 桥 ) 13 MOORE 与 MEELEY 状 态 机 的 特 征 ( 南 山 之 桥 ) 14 多 时 域 设 计 中, 如 何 处 理 信 号 跨 时 域 ( 南 山 之 桥 ) 15 给 了 reg 的 setup,hold 时 间, 求 中 间 组 合 逻 辑 的 delay 范 围 ( 飞 利 浦 - 大 唐 笔 试 ) Delay<period-setup hold 16 时 钟 周 期 为 T, 触 发 器 D1 的 建 立 时 间 最 大 为 T1max, 最 小 为 T1min 组 合 逻 辑 电 路 最 大 延 迟 为 T2max, 最 小 为 T2min 问, 触 发 器 D2 的 建 立 时 间 T3 和 保 持 时 间 应 满 足 什 么 条 件 ( 华 为 ) 17 给 出 某 个 一 般 时 序 电 路 的 图, 有 Tsetup,Tdelay,Tck->q, 还 有 clock 的 delay, 写 出 决 定 最 大 时 钟 的 因 素, 同 时 给 出 表 达 式 ( 威 盛 VIA) 18 说 说 静 态 动 态 时 序 模 拟 的 优 缺 点 ( 威 盛 VIA) 19 一 个 四 级 的 Mux, 其 中 第 二 级 信 号 为 关 键 信 号 如 何 改 善 timing ( 威 盛 VIA) 20 给 出 一 个 门 级 的 图, 又 给 了 各 个 门 的 传 输 延 时, 问 关 键 路 径 是 什 么, 还 问 给 出 输 入, 使 得 输 出 依 赖 于 关 键 路 径 2
21 逻 辑 方 面 数 字 电 路 的 卡 诺 图 化 简, 时 序 ( 同 步 异 步 差 异 ), 触 发 器 有 几 种 ( 区 别, 优 点 ), 全 加 器 等 等 22 卡 诺 图 写 出 逻 辑 表 达 使 ( 威 盛 VIA) 23 化 简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15) 的 和 ( 威 盛 ) 24 please show the CMOS inverter schmatic, layout and its cross sectionwith P- well process Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve?( 威 盛 ) 25 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26 为 什 么 一 个 标 准 的 倒 相 器 中 P 管 的 宽 长 比 要 比 N 管 的 宽 长 比 大?( 仕 兰 微 电 子 ) 27 用 mos 管 搭 出 一 个 二 输 入 与 非 门 ( 扬 智 电 子 笔 试 ) 28 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge (less delay time) ( 威 盛 笔 试 题 ) 29 画 出 NOT,NAND,NOR 的 符 号, 真 值 表, 还 有 transistor level 的 电 路 (Infineon 笔 试 ) 30 画 出 CMOS 的 图, 画 出 tow-to-one mux gate ( 威 盛 VIA) 31 用 一 个 二 选 一 mux 和 一 个 inv 实 现 异 或 ( 飞 利 浦 - 大 唐 笔 试 ) 32 画 出 Y=A*B+C 的 cmos 电 路 图 ( 科 广 试 题 ) 33 用 逻 辑 们 和 cmos 电 路 实 现 ab+cd ( 飞 利 浦 - 大 唐 笔 试 ) 34 画 出 CMOS 电 路 的 晶 体 管 级 电 路 图, 实 现 Y=A*B+C(D+E) ( 仕 兰 微 电 子 ) 35 利 用 4 选 1 实 现 F(x,y,z)=xz+yz 36 给 一 个 表 达 式 f=xxxx+xxxx+xxxxx+xxxx 用 最 少 数 量 的 与 非 门 实 现 ( 实 际 上 就 是 化 简 ) 37 给 出 一 个 简 单 的 由 多 个 NOT,NAND,NOR 组 成 的 原 理 图, 根 据 输 入 波 形 画 出 各 点 波 形 (Infineon 笔 试 ) 3
38 为 了 实 现 逻 辑 (A XOR B)OR (C AND D), 请 选 用 以 下 逻 辑 中 的 一 种, 并 说 明 为 什 么? 1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答 案 :NAND 39 用 与 非 门 等 设 计 全 加 法 器 ( 华 为 ) 40 给 出 两 个 门 电 路 让 你 分 析 异 同 ( 华 为 ) 41 用 简 单 电 路 实 现, 当 A 为 输 入 时, 输 出 B 波 形 为 ( 仕 兰 微 电 子 ) 42 A,B,C,D,E 进 行 投 票, 多 数 服 从 少 数, 输 出 是 F( 也 就 是 如 果 A,B,C, D,E 中 1 的 个 数 比 0 多, 那 么 F 输 出 为 1, 否 则 F 为 0), 用 与 非 门 实 现, 输 入 数 目 没 有 限 制 43 用 波 形 表 示 D 触 发 器 的 功 能 ( 扬 智 电 子 笔 试 ) 44 用 传 输 门 和 倒 向 器 搭 一 个 边 沿 触 发 器 ( 扬 智 电 子 笔 试 ) 45 用 逻 辑 们 画 出 D 触 发 器 ( 威 盛 VIA) 46 画 出 DFF 的 结 构 图, 用 verilog 实 现 之 ( 威 盛 ) 47 画 出 一 种 CMOS 的 D 锁 存 器 的 电 路 图 和 版 图 48 D 触 发 器 和 D 锁 存 器 的 区 别 ( 新 太 硬 件 面 试 ) 49 简 述 latch 和 filp-flop 的 异 同 50 LATCH 和 DFF 的 概 念 和 区 别 51 latch 与 register 的 区 别, 为 什 么 现 在 多 用 register 行 为 级 描 述 中 latch 如 何 产 生 的 ( 南 山 之 桥 ) 52 用 D 触 发 器 做 个 二 分 颦 的 电 路 又 问 什 么 是 状 态 图 ( 华 为 ) 53 请 画 出 用 D 触 发 器 实 现 2 倍 分 频 的 逻 辑 电 路?( 汉 王 笔 试 ) 54 怎 样 用 D 触 发 器 与 或 非 门 组 成 二 分 频 电 路?( 东 信 笔 试 ) 55 How many flip-flop circuits are needed to divide by 16? (Intel) 16 分 频? 56 用 filp-flop 和 logic-gate 设 计 一 个 1 位 加 法 器, 输 入 carryin 和 current-stage, 输 出 carryout 和 next-stage 57 用 D 触 发 器 做 个 4 进 制 的 计 数 ( 华 为 ) 58 实 现 N 位 Johnson Counter,N=5 ( 南 山 之 桥 ) 59 用 你 熟 悉 的 设 计 方 式 设 计 一 个 可 预 置 初 值 的 7 进 制 循 环 计 数 器,15 进 制 的 4
呢?( 仕 兰 微 电 子 ) 60 数 字 电 路 设 计 当 然 必 问 Verilog/VHDL, 如 设 计 计 数 器 61 BLOCKING NONBLOCKING 赋 值 的 区 别 ( 南 山 之 桥 ) 62 写 异 步 D 触 发 器 的 verilog module ( 扬 智 电 子 笔 试 ) module dff8(clk,reset d,q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63 用 D 触 发 器 实 现 2 倍 分 频 的 Verilog 描 述?( 汉 王 笔 试 ) module divide2( clk, clk_o, reset); input clk,reset; output clk_o; wire in; reg out; always @ ( posedge clk or posedge reset) if (reset) out<=0; else out<=in; assign in=~out; assign clk_o=out; 5
endmodule 64 可 编 程 逻 辑 器 件 在 现 代 电 子 设 计 中 越 来 越 重 要, 请 问 : a) 你 所 知 道 的 可 编 程 逻 辑 器 件 有 哪 些? b) 试 用 VHDL 或 VERILOG ABLE 描 述 8 位 D 触 发 器 逻 辑 ( 汉 王 笔 试 ) PAL,PLD,CPLD,FPGA module dff8(clk,reset,d,q); input clk; input reset; input d; output q; reg q; always@(posedge clk or posedge reset) if(reset) q<=0; else q<=d; endmodule 65 请 用 HDL 描 述 四 位 的 全 加 法 器 5 分 频 电 路 ( 仕 兰 微 电 子 ) 66 用 VERILOG 或 VHDL 写 一 段 代 码, 实 现 10 进 制 计 数 器 67 用 VERILOG 或 VHDL 写 一 段 代 码, 实 现 消 除 一 个 glitch 68 一 个 状 态 机 的 题 目 用 verilog 实 现 ( 不 过 这 个 状 态 机 画 的 实 在 比 较 差, 很 容 易 误 解 的 ) ( 威 盛 VIA) 69 描 述 一 个 交 通 信 号 灯 的 设 计 ( 仕 兰 微 电 子 ) 70 画 状 态 机, 接 受 1,2,5 分 钱 的 卖 报 机, 每 份 报 纸 5 分 钱 ( 扬 智 电 子 笔 试 ) 71 设 计 一 个 自 动 售 货 机 系 统, 卖 soda 水 的, 只 能 投 进 三 种 硬 币, 要 正 确 的 找 回 钱 数 (1) 画 出 fsm( 有 限 状 态 机 ); (2) 用 verilog 编 程, 语 法 要 符 合 fpga 设 计 的 要 求 72 设 计 一 个 自 动 饮 料 售 卖 机, 饮 料 10 分 钱, 硬 币 有 5 分 和 10 分 两 种, 并 考 虑 6
找 零 1) 画 出 fsm( 有 限 状 态 机 );(2) 用 verilog 编 程, 语 法 要 符 合 fpga 设 计 的 要 求 ;(3) 设 计 工 程 中 可 使 用 的 工 具 及 设 计 大 致 过 程 73 画 出 可 以 检 测 10010 串 的 状 态 图, 并 verilog 实 现 之 ( 威 盛 ) 74 用 FSM 实 现 101101 的 序 列 检 测 模 块 ( 南 山 之 桥 ) a 为 输 入 端,b 为 输 出 端, 如 果 a 连 续 输 入 为 1101 则 b 输 出 为 1, 否 则 为 0 例 如 a:0001100110110100100110 b:0000000000100100000000 请 画 出 state machine; 请 用 RTL 描 述 其 state machine 75 用 verilog/vddl 检 测 stream 中 的 特 定 字 符 串 ( 分 状 态 用 状 态 机 写 ) ( 飞 利 浦 - 大 唐 笔 试 ) 76 用 verilog/vhdl 写 一 个 fifo 控 制 器 ( 包 括 空, 满, 半 满 信 号 ) ( 飞 利 浦 - 大 唐 笔 试 ) 77 现 有 一 用 户 需 要 一 种 集 成 电 路 产 品, 要 求 该 产 品 能 够 实 现 如 下 功 能 :y=lnx, 其 中,x 为 4 位 二 进 制 整 数 输 入 信 号 y 为 二 进 制 小 数 输 出, 要 求 保 留 两 位 小 数 电 源 电 压 为 3~5v 假 设 公 司 接 到 该 项 目 后, 交 由 你 来 负 责 该 产 品 的 设 计, 试 讨 论 该 产 品 的 设 计 全 程 ( 仕 兰 微 电 子 ) 78 sram,falsh memory, 及 dram 的 区 别?( 新 太 硬 件 面 试 ) 79 给 出 单 管 DRAM 的 原 理 图 ( 西 电 版 数 字 电 子 技 术 基 础 作 者 杨 颂 华 冯 毛 官 205 页 图 9-14b), 问 你 有 什 么 办 法 提 高 refresh time ( 降 低 温 度, 增 大 电 容 存 储 容 量 )(Infineon 笔 试 ) 80 Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control?( 威 盛 笔 试 题 ) 81 名 词 :sram,ssram,sdram 名 词 :IRQ,BIOS,USB,VHDL,SDR IRQ:Interrupt ReQuest BIOS:Basic Input Output System USB:Universal Serial Bus VHDL:VHIC Hardware Description Language 7
SDR:Single Data Rate 压 控 振 荡 器 的 英 文 缩 写 (VCO) 动 态 随 机 存 储 器 的 英 文 缩 写 (DRAM) 8