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韬慨陶
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1 JTAG 电路设计规范 (V1.0) 深圳市金鹏飞科技发展有限公司第 1 页共 1 页

2 前言本技术设计规范根据国家标准和原邮电部标准以及国际标准 IEEE STD 系列标准编制而成第 2 页共 2 页

1 目的目前, 使用的芯片中越来越多的 CPU EPLD FPGA DSP 以及一些专用芯片 ( 如 ATM 层专用芯片 ) 等提供符合 IEEE 1149.

3 1 目的目前, 使用的芯片中越来越多的 CPU EPLD FPGA DSP 以及一些专用芯片 ( 如 ATM 层专用芯片 ) 等提供符合 IEEE 的 JTAG 测试口, 但很多设计人员不了解 JTAG, 对 JTAG 口的处理较为随意 JTAG 电路的设计没有引起设计人员足够的重视, 是较易被忽视的一个环节, 这种忽视给产品埋下了不稳定的隐患, 甚至导致了严重的问题 ( 参见附录 :JTAG 使用案例 ), 极大地影响了产品的稳定和竞争力的提高本规范基于统一设计人员对 JTAG 电路的认识, 尽可能统一公司产品中 JTAG 的电路设计, 提高产品的可靠性稳定性, 增强核心设计的竞争力 2 范围本规范适用于产品中所有具有符合 IEEE Std 规范设计的 JTAG 器件的应用设计, 可用于指导 JTAG 的应用设计开发中试生产 3 定义 JTAG:Joint Test Action Group, 联合测试行动组合 ; TAP:Test Access Port, 测试存取通道 ; TCK:Test ClocK input, 测试时钟输入 ; :Test Mode Select input, 测试模式输入, 在 TCK 的上升沿取样, 具有内部上拉 ; :Test Data Input, 测试数据输入, 在 TCK 的上升沿取样, 具有内部上拉 ; :Test Data Output, 测试数据输出, 三态,TCK 下降沿时改变并被驱动输出 ; TRST:Test ReSeT input, 异步复位 TAP 控制器为 Test-Logic-Reset 状态, 具有内部上拉, 低有效, 不能用于初始化芯片内系统逻辑 4 JTAG 功能介绍符合 IEEE STD 的 JTAG 测试口, 是芯片制造商为开发者预留的在线仿真口, 同时也是边缘扫描测试技术的一种应用边缘扫描测试的基本思想是在靠近器件的每一个输入 / 输出 (I/O) 管脚处增加一个移位寄存器单元和锁存器单元, 在测试期间, 这些寄存器单元用于控制输入管脚的状态, 并读出输出管脚的状态, 利用这种思想进行测试在正常工作期间, 这些附加的移位寄存器单元不影响电路的工作 JTAG 内部结构图如图 1( 黄色的是移位寄存器, 天蓝的是锁存寄存器 ): 图 1 JTAG 内部结构图第 3 页共 3 页

4 IEEE 标准将边缘扫描测试的硬件单元分成四类 : 测试存取通道 (TAP) TAP 控制器指令寄存器 (IR) 测试数据寄存器(TDR) 其中测试存取通道即是能完成边缘扫描测试的五个专用引出管脚 ( 一般只有四个 ) 即 : 测试时钟输入线 (TCK) 测试方式选择输入线 () 测试数据输入线() 测试数据输出线() 测试复位输入线(), 其中是可选的, 利用这五个管脚就能完成互连及功能测试需要注意的是, 我们现在采用的某些芯片,JTAG 引脚并没有完全按照 IEEE Std 设计, 如 TI 公司的 DSP:320 C6000 的 JTAG 引脚还多了 EMU0 和 EMU1 脚另外部分边界扫描器件还有边界扫描功能使能端, 如 PEB20320 的 65 脚 (TEST),AMD 的 ELANSC400 的 Y11(BNDSCNEN), 该管脚为高时, 方可使能边界扫描功能, 设计时应通过电阻 (1K) 下拉, 并要设计预留测试点对于此类芯片, 在使用时一定要认真阅读手册 JTAG 测试口主要有以下几个功能 : 测试装配在印制板或者其他板面上的集成电路之间的互连性 ; 测试集成电路自身功能 ; 器件正常工作时观测或修改管脚的状态 ; 5 JTAG 引脚接法规定因 JTAG 测试口在集成电路正常工作时不但观测而且可以修改管脚的状态, 所以如果我们对 JTAG 引脚不做任何处理的话, 由于系统的干扰, 易造成芯片不能正常工作, 给产品的稳定可靠带来隐患故规定如下 : 5.1 为了提高系统的可测试性, 对芯片 JTAG 五个引脚的处理禁止拉死 ( 直接与电源或地相连 ); 5.2 禁止按照芯片手册中 when not being used 的情况进行设置 ; 5.3 每个引脚必须引出相应的测试点, 以便 ICT 测试 ; 5.4 对可编程器件( 如 XILINX 的 XC4000 XILINX5000 系列 ) 的 JTAG 测试口以及其他多功能器件的 JTAG 测试口, 在设计时, 原则上只用作测试用, 不要复用为一般 I/O, 否则会给生产测试带来不便, 不得已采用的特殊情况下必须保留测试的功能 ; 5.5 对于 JTAG 五个引脚的接法规定如下 : 1): 建议上拉上拉电阻阻值的选择可以参照具体器件手册, 如果器件手册没有指明, 一般选取 4.7K, 注意不能小于 1K 2): 不用上下拉悬空, 但必须引出测试点, 同时设计中应避免将脚作为 I/O 脚 3): 须上拉上拉电阻阻值的选择可以参照具体器件手册, 如果器件手册没有指明, 一般选取 4.7K, 注意不能小于 1K 4)TCK: 建议下拉,1K 首先参照器件手册确定采用上拉或下拉若器件手册未给出电路, 须下拉, 下拉电阻可选取 1K 5): 须下拉,1K 首先参照器件手册确定采用上拉或下拉对于器件要求与上电复位引脚相连的情况, 应充分考虑其工作的安全性, 最好是断开, 分别接上 / 下拉电阻对于可编程器件, 如 FPGA, 调试时需要通过 JTAG 口进行编程, 由于的接法已经固定, 需根据实际情况进行上拉下拉的调试临时配置 JTAG 测试口的初始态是 test logic reset 状态, 它要进入其他状态必须满足状态机迁移要求, 我们的保护就是要防止它随机进入其他状态将下拉, 不是强行使 TAP 测试口进第 4 页共 4 页

5 入 test logic reset 状态, 而是防止他的状态机在上电冲击或运行中从 test logic reset 状态迁移出去终上所述,JTAG 测试引脚接法如图 2 所示 : 图 2 JTAG 测试引脚接法实际应用中上拉电阻的阻值选择应该结合考虑 VCC 的值,VCC 与阻值成正比为好 6 JTAG 菊花链为了可靠地进行全面的测试, 建议每种信号都要引出 ICT 测试的测试点若条件不允许 ( 测试点对信号质量的影响或布线的密集程度等 ), 对于单板上有两个以上 JTAG 功能 ( 符合 IEEE Std 标准 ) 的芯片, 即使是不同厂家, 不同种类的芯片, 也可以通过芯片间 J U1 U2 Ui TCK TCK TCK JTAG 引脚互联, 形成菊花链模式, 以减少测试点如图 3 所示 : 图 3 建议 JTAG 菊花链接法由于仅在扫描时才有输出, 正常情况下为高阻, 所以图 2 考虑只是在器件的端有内部上拉这个前提下得出的对于器件的端无内部上拉的特殊情况, 则需要如图 4 联接 : 第 5 页共 5 页

6 J U1 U2 Ui TCK TCK TCK 图 4 器件无内部上拉时的菊花链联接图对于不同工作电压的 JTAG 器件在构成菊花链时应注意接口电平的兼容性 7 附录案例 1: XXX 板在上电拔插, 常常出现自检不通过现象, 单板 8 条话路都为故障, 此时软件复位不能使单板恢复正常 ( 软复位与硬复位的程序入口是相同的 ), 除非重新上电其 JTAG 接口原始电路如附图 1 所示 : 优化后电路如附图 2 所示 : 附图 1 原始接口电路附图 2 优化后接口电路第 6 页共 6 页

7 结论 : 优化后问题消失引脚信号不能上拉 ( 上拉可使 DSP 进入仿真状态 ), 只能接地或悬空案例 2: XX 上的 YY/ZZ 板出现大量的运行中死机情况, 一框单板运行一天, 总会有一两块死机, 现象随机出现, 有些单板会很快出现死机, 有些单板运行几天都不会死机, 单板死机后, 硬件复位也不能启动, 必须重新上电才能重新运行此问题导致生产停止发货一个月观察 YY/ZZ 单板 JTAG 接口图如附图 3: HEADER MC68040 MC68360 MC 附图 3 C 版本 JTAG 原图采用是 JTAG 菊花链模式后来发现出问题的都是 C 版本,B 版本不出这个问题, 对比电路发现 B 版本的 JTAG 接口电路不同 ;B 版本的 JTAG 接口电路如附图 4: +5V MC V MC V MC68360 悬空悬空悬空附图 4 B 版本的 JTAG 接口电路后来将 C 版本的 JTAG 接口与接地后, 问题解决第 7 页共 7 页

8 案例 3:PCB 投回来后, 手工调试 2PCS, 非常顺利, 余下的 18PCS PCB 板进行小批量生产加工可是在调试 18PCS 单板的过程中, 发现有 5 块单板的 860 竟然不能转起来, 存在着共同的现象是 : 有一片数据驱动芯片剧烈迅速发烫, 而其他相关的芯片均没有异常查找相关电路发现与复位有关的是 860 的 JTAG 模式的复位脚与 860 自身的硬复位脚 /HRESET 直接相接了, 决定还是分开试试, 割线飞线, 将直接接到地上, 上电单板正常开工, 根本的问题找到了, 于是将其他 3 块如法炮制, 问题得到解决了 +3.3V 1K 1K 1K /HRESET +3.3V 1K /HRESET 附图 JTAG 脚错误接法文章结论 : 在新版的 860 手册中关于 TAP(JTAG) 这部分是这样说的, 如果 TAP(TEST ACCESS PORT) 低功耗方式都不使用, 把接到地上 ; 如果 TAP 或者低功耗使用的话, 接到 /PORESET 上案例 4: 某产品 XX 板和 YY 板上, 均使用了带 JTAG 口的芯片 XX 的主 CPU 使用的是 Motorola 的 DSP56303,YY 的主 CPU 使用的是 Motorola 的 MPC860 使用过程中 CPU 均出现了死机的现象分析原因, 认为是 DSP56303 内核提供一个用于用户在线测试的端口 TAP, 作为 DSP 的 JTAG, 它的引脚有 :TCK TRST /DE /RST 当单板在自运转过程中因某种原因使得 /DE 被置为了某个值, 而 TRST 没有来临, 单板就进入了 DEBUG 模式, 此时的 CPU 已经不能工作了, 在单板上的表现就是 CPU 死机 MPC860 的原因是与 /HRESET 接到一起解决方法 : 将 DSP56303 的与 /RST 接到一起 MPC860 的与 /PORESET 相连第 8 页共 8 页

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1.加入党组织主要经过哪些程序？内部资料注意保存厦门大学发展党员工作常用文书中共厦门大学委员会组织部编印 2014 年 10 月 4 发展党员工作流程图一申请入党二入党积极分子的三发展对象的确定四预备党员的接收五预备党员的教育确定和培养教育和考察考察