Cyclone IV器件的配置和远程系统升级，Cyclone IV器件手册，卷1，第8章

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1 November 2011 CYIV Cyclone IV 器件的配置和远程系统更新 CYIV 本章节介绍了 Cyclone IV 器件的配置和远程系统更新 Cyclone IV (Cyclone IV GX 和 Cyclone IV E) 器件使用 SRAM 单元存储配置数据 由于 SRAM 内存的易失性, 每次器件上电后, 都必须将配置数据下载到 Cyclone IV 器件中 使用下面其中的一个配置方案配置 Cyclone IV 器件 : 主动串行 (AS) 主动并行 (AP)( 仅支持 Cyclone IV E 器件 ) 被动串行 (PS) 快速被动并行 (FPP)( 不支持 EP4CGX15 EP4CGX22 和 EP4CGX30 [ 除 F484 封装之外 ] 器件 ) JTAG Cyclone IV 器件提供以下配置功能 : 配置数据解压缩 ( 配置数据解压缩 第 8-2 页 ) 远程系统更新 ( 远程系统更新 第 8-70 页 ) 系统设计师面临着严峻的挑战, 如缩短设计周期 不断发展的标准和在偏远地区的系统部署 Cyclone IV 器件利用固有的重编程和专用电路来执行远程系统更新, 帮助克服了这些挑战 远程系统更新有助于实现功能的增强和错误的修复, 无需昂贵的成本, 减少产品上市的时间和延长产品的生命周期 配置 本节介绍了 Cyclone IV 器件的配置, 包括以下几方面内容 : 配置功能 第 8-2 页 配置要求 第 8-3 页 配置过程 第 8-6 页 配置方案 第 8-8 页 AS 配置 ( 串行配置器件 ) 第 8-10 页 AP 配置 ( 支持闪存 ) 第 8-21 页 PS 配置 第 8-32 页 FPP 配置 第 8-39 页 JTAG 配置 第 8-45 页 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered 2011 年 11 月 Subscribe

2 8 2 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 器件配置管脚 第 8-61 页 配置功能 表 8-1. Cyclone IV 器件的配置功能 表 8-1 列出了用于每种配置方案中的配置方法 配置方案 配置方法 解压缩 远程系统更新 (1) AS 串行配置器件 v v AP 所支持闪存 v PS 内置闪存的外部主机 v v(3) 下载电缆 v FPP 内置闪存的外部主机 v(3) 基于 JTAG 的设置 表 8-1 注释 : 内置闪存的外部主机 下载电缆 (1) 当您使用远程系统更新功能时, 支持远程更新模式 您可以在 Quartus II 软件的选项设置中, 启用或禁用远程更新模式 要了解关于 Numonyx 商用并行闪存系列支持的器件的详细信息, 请参阅第 8-22 页表 8-9 (3) 远程更新模式由外部支持, 使用 Quartus II 软件的并行闪存加载 (PFL) 配置数据解压缩 Cyclone IV 器件支持配置数据解压缩, 从而节省配置的存储空间和时间 这一功能允许您将压缩配置数据存储在配置器件或者其它内存, 然后发送压缩比特流到 Cyclone IV 器件 在配置过程中,Cyclone IV 器件实时解压缩比特流并编程 SRAM 单元 1 初步数据表明, 压缩减少 35% 至 55% 大小的配置比特流 当您启用压缩时,Quartus II 软件生成含有压缩配置数据的配置文件 这一压缩文件减少了配置器件或闪存的存储需求, 并且节省了发送比特流至 Cyclone IV 器件所需的时间 一个 Cyclone IV 器件解压缩一个配置文件所需的时间小于发送配置数据到该器件所需的时间 对于 Quartus II 软件的 Cyclone IV 器件比特流, 有两种启用压缩的方法 : 在设计编译之前 ( 通过 Compiler Settings 菜单 ) 在设计编译之后 ( 通过 Convert Programming Files 对话框 ) 要在 Quartus II 软件的编译设置项目上启用压缩, 请执行以下步骤 : 1. 在 Assignments 菜单中, 单击 Device 跳转至 Settings 对话框 2. 单击 Device and Pin Options 跳转至 Device and Pin Options 对话框 3. 单击 Configuration 标签 4. 打开 Generate compressed bitstreams Altera 公司 2011 年 11 月

3 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 3 配置 5. 单击 OK 6. 在 Settings 对话框, 单击 OK 当从 Convert Programming Files 对话框创建编程文件时, 您可以启用压缩功能 要启用压缩功能, 请执行以下步骤 : 1. 在 File 菜单中, 单击 Convert Programming Files 2. 在 Output programming file 的 Programming file type 列表中, 选择您所需的文件类型 3. 如果您选择 Programmer Object File (.pof), 您必须在 Configuration device 列表中指定配置器件 4. 在 Input files to convert, 选择 SOF Data 5. 单击 Add File 浏览 Cyclone IV 器件 SRAM 的目标文件 (.sof) 6. 在 Convert Programming Files 对话框中, 选择您在 SOF Data 添加的.pof, 然后单击 Properties 7. 在 SOF File Properties 对话框, 打开 Compression 选项 当多个 Cyclone IV 器件级联时, 您可以在链中为每个器件选择性地启用压缩功能 图 8-1 显示了一条链中的两个 Cyclone IV 器件 第一个器件已启用压缩功能并且从配置器件上接收压缩比特流 第二个器件已禁用压缩功能并且接收未压缩的数据 您可以在 Convert Programming Files 对话框上为这个设置生成编程文件 图 8-1. 相同配置文件中的压缩与未压缩配置数据 Serial Data Compressed V CC Uncompressed Serial Configuration Device Decompression Controller 10 kω nce Cyclone IV Device nceo Cyclone IV Device nce nceo Not Connected (N.C.) 配置要求 本节介绍了 Cyclone IV 器件的配置要求, 包括以下几方面内容 : 上电复位 (POR) 电路 第 8-4 页 配置文件容量 第 8-4 页 上电 第 8-6 页 Altera 公司 2011 年 11 月

4 8 4 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 上电复位 (POR) 电路 POR 电路保持器件在复位状态, 直到供电电压电平在器件上电期间稳定 器件上电后, 该器件不会释放 直到 V CCINT V CCA 和 V CCIO ( 配置与 JTAG 管脚所在的 I/O bank) 都高于器件的 POP 跳闸点 V CCINT 和 V CCA 在器件上电后监测掉电条件 1 V CCA 是锁相环 (PLL) 的模拟电源 在某些应用中, 器件的快速唤醒对于开始运行是有必要 Cyclone IV 器件提供的快速 POR 时间选项以支持快速唤醒时间应用 快速 POR 时间选项与标准 POR 时间选项相比有更严格的上电要求 您可以选择快速选项或者 MSEL 管脚设置的标准 POR 选项 1 如果您的系统超过快速或者标准 POR 时间, 您必须保持 低电平直到所有的供电稳定为止 f 要了解关于 POR 规范的详细信息, 请参阅 Cyclone IV Device Datasheet f 要了解关于唤醒时间和 POR 电路的详细信息, 请参阅 Power Requirements for Cyclone IV Devices 章节 配置文件容量 表 8-2 列出了 Cyclone IV 器件的未压缩配置文件的正确文件容量值 如果要计算多个器件的配置文件存储所需的空间, 将每个器件的文件尺寸进行加总得到 表 8-2. Cyclone IV 器件的未压缩原始二进制文件 (.rbf) 尺寸 (1/2) Cyclone IV E 器件 数据大小 ( 位 ) EP4CE6 2,944,088 EP4CE10 2,944,088 EP4CE15 4,086,848 EP4CE22 5,748,552 EP4CE30 9,534,304 EP4CE40 9,534,304 EP4CE55 14,889,560 EP4CE75 19,965,752 EP4CE115 28,571,696 Altera 公司 2011 年 11 月

5 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 5 配置 表 8-2. Cyclone IV 器件的未压缩原始二进制文件 (.rbf) 尺寸 (2/2) 器件 数据大小 ( 位 ) EP4CGX15 3,805,568 EP4CGX22 7,600,040 Cyclone IV GX 表 8-2 注释 : (1) 这些值为初始值 仅适用于 F484 封装 EP4CGX30 7,600,040 24,500,000 (1), EP4CGX50 24,500,000 (1) EP4CGX75 24,500,000 (1) EP4CGX110 39,425,016 EP4CGX150 39,425,016 使用表 8-2 中的数据, 在设计编译之前估计文件的容量 不同的配置文件格式, 如十六进制 (.hex) 或表格的文本文件 (.ttf) 格式, 有不同的文件尺寸 然而, 对于任何特定版本的 Quartus II 软件, 任何设计针对相同的器件都具有相同的未压缩配置文件尺寸 如果您使用压缩功能, 每次编译后的文件尺寸都有所不同, 这是由于压缩率取决于设计 f 要了解关于设置器件的配置选项或者创建配置文件的详细信息, 请参阅配置手册第 2 卷的 Software Settings 部分 配置和 JTAG 管脚的 I/O 要求 Cyclone IV 器件使用 TSMC 60-nm low-k 电介质工艺制造 虽然 Cyclone IV 器件在 I/O 缓冲器中使用 TSMC 2.5-V 晶体管技术, 该器件通过遵循特定的要求中可以兼容并能够连接 和 3.3-V 的配置电压标准 所有的 I/O 输入必须保持 4.1 V 的最大交流电压 在一个 AS 配置方案中使用串行配置器件时, 您必须为 DATA[0] 管脚连接一个 25-Ω 的串联电阻 在多器件配置为 AS AP FPP 和 PS 配置方案级联 Cyclone IV 器件系列时, 您必须为 DATA 和 DCLK 管脚, 连接主器件和从器件之间的中继缓冲器 在多器件配置中使用 JTAG 配置方案时, 如果 TDO 输出驱动器是一个非 Cyclone IV 器件, 那么在 TDO-TDI 路径的两端各连接 25-Ω 的电阻器 中继缓冲器的输出电阻和 TDO 路径在所有的情况下必须符合最大过冲方程, 显示在公式 8-1 中 公式 8-1. (1) 公式 8-1 注释 : 0.8Z O R E 1.8Z O (1) Z O 是传输线的阻抗,R E 是输出缓冲器的等效电阻 Altera 公司 2011 年 11 月

6 8 6 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 配置过程 本节介绍了 Cyclone IV 器件的配置要求, 包括以下几方面内容 : 上电 第 8-6 页 复位 第 8-6 页 配置 第 8-6 页 配置错误 第 8-7 页 初始化 第 8-7 页 用户模式 第 8-7 页 f 要了解关于 Altera FPGA 配置周期状态器的详细信息, 请参阅配置手册第 1 卷的 Configuring Altera FPGAs 章节 上电 如果器件是从关电状态上电,V CCINT V CCA 和 V CCIO ( 配置与 JTAG 管脚所在的 I/O bank) 必须上电到适当的电平以便于器件从 POR 退出 复位 上电后,Cyclone IV 器件遍历 POR POR 延迟取决于 MSEL 管脚的设置, 这对应于您的配置方案 在 POR 过程中, 器件复位, 和 保持低电平, 以及三态所有的用户 I/O 管脚 ( 仅适用于 PS 和 FPP 配置方案 ) 1 要为 AS 和 AP 的配置方案三态配置总线, 您必须结合高 nce 和低 用户 I/O 管脚和双用 I/O 管脚有弱上拉电阻器, 它在配置之前或期间总是处于启用状态 ( 在 POR 之后 ) 当器件退出 POR 后, 所有的用户 I/O 管脚继续处于三态 当 为低电平时, 器件处于复位状态 当 变高时, 器件退出复位状态, 并且释放开漏 管脚, 然后被外部 10-kΩ 上拉电阻器拉高 被释放后, 器件准备接收配置数据以及开始配置阶段 f 有关配置之前或期间的 I/O 管脚的弱上拉电阻值的详细信息, 请参阅 Cyclone IV Device Datasheet 章节 配置 每个 DCLK 周期的配置数据被锁存在 Cyclone IV 器件上 然而, 每个方案的数据总线的宽度和配置所需的时间有所不同 在器件接收所有的配置数据后, 器件开始释放开漏 管脚, 然后被外部 10-kΩ 上拉电阻拉高 管脚上的一个由低至高的跳变表明已经完成配置, 并且可以开始运行器件的初始化 Altera 公司 2011 年 11 月

7 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 7 配置 您可以通过拉低 管脚开始进行重配置 管脚必须处于低电平至少 500 ns 当 拉低时,Cyclone IV 器件被复位 Cyclone IV 器件也拉低 和, 所有的 I/O 管脚均处于三态 当 返回到逻辑高电平并且由 Cyclone IV 器件释放 时, 重配置开始运行 配置错误 如果在配置过程中出现错误,Cyclone IV 器件置位 信号低电平, 表明数据帧错误和 信号保持低电平 如果 Auto- restart configuration after error 选项 ( 在 Quartus II 软件的 Device and Pin Options 对话框中的 General 标签上 ) 为打开状态,Cyclone IV 器件在复位超时后释放 ( 最多为 230 μs)), 然后重试配置 如果这一选项为关闭状态, 系统必须监控 的错误, 然后脉冲 低电平至少 500 ns 以便重新启动配置 初始化 在 Cyclone IV 器件中, 初始化时钟源为内部振荡器或可选的 CLKUSR 管脚 在默认情况下, 内部振荡器为初始化时钟源 如果您使用内部振荡器, 该器件本身为适当的初始化提供足够的时钟周期 当使用内部振荡器时, 在初始化阶段您不必从外部源发送额外的时钟周期到 CLKUSR 管脚 此外, 您可以使用 CLKUSR 管脚作为用户 I/O 管脚 您也可以利用 CLKUSR 选项, 灵活地对多个器件进行同步初始化或延迟初始化 CLKUSR 管脚允许您的控制, 当您的器件以不确定的时间进入到用户模式时 您可以打开 Enable user-supplied start-up clock (CLKUSR) 选项, 在 Quartus II 软件的 Device and Pin Options 对话框中的 General 标签上 当您打开 Enable user supplied start-up clock option (CLKUSR) 选项时, CLKUSR 管脚为初始化时钟源 在 CLKUSR 管脚上提供一个时钟不会影响配置的过程 在配置数据被接受和 变高后, Cyclone IV 器件需要 3,192 个时钟周期以进行正确初始化和进入用户模式 1 如果在器件初始化期间您使用的可选 CLKUSR 管脚和 管脚被拉低以重新启动配置, 那么在 为低电平时 ( 最多为 230 μs), 确保 CLKUSR 管脚继续触发 用户模式 一个可选的 INIT_DONE 管脚是可用的, 一个由低至高的跳变表明了初始化的结束和用户模式的开始 Enable INIT_DONE Output 选项可在 Quartus II 软件的 Device and Pin Options 对话框中的 General 标签上选用 如果您使用 INIT_DONE 管脚, 那么在 为低电平和配置初始阶段, 此管脚会由于一个外部 10-kΩ 上拉电阻而变高 它会变高 在选项位启用 INIT_DONE 可为器件编程 ( 在第一帧的配置数据 ), INIT_DONE 管脚变为低电平 当初始化完成后, INIT_DONE 管脚被释放并拉高 这种由低至高的跳变表明器件已进入用户模式 在用户模式下, 用户 I/O 管脚功能分配在您的设计中并且不再具有弱上拉电阻 Altera 公司 2011 年 11 月

8 8 8 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 配置方案 通过将 MSEL 管脚驱动为高电平或低电平来选择不同配置电压标准的配置方案, 如表 8-3 表 8-4 和表 8-5 所示 1 不用上拉或下拉电阻器直接连接 MSEL 管脚至 V CCA 或, 以避免在检测不正确配置方案时出现问题 不要利用微处理器或其它器件驱动 MSEL 管脚 表 8-3. Cyclone IV GX 器件的配置方案 (EP4CGX15 EP4CGX22 和 EP4CGX30 [ 除 F484 封装以外 ]) 配置方案 MSEL2 MSEL1 MSEL0 POR 延迟配置电压标准 (V) (1) AS 快速 快速 3.0, 标准 标准 3.0, 快速 3.3, 3.0, 2.5 PS 快速 1.8, 标准 3.3, 3.0, 2.5 基于 JTAG 配置 (3) (3) (3) 表 8-3 注释 : (1) 配置电压标准适用于配置管脚所在的 bank 上的 V CCIO 电源 基于 JTAG 配置优先于其它配置方案, 这意味着 MSEL 管脚设置将被忽略 (3) 不可悬空 MSEL 管脚 将其连接到 V CCA 或 这些管脚支持用于产品中的非 JTAG 配置方案 Altera 建议, 如果您的器件仅使用 JTAG 配置, 连接 MSEL 管脚到 表 8-4. Cyclone IV GX 器件的配置方案 (EP4CGX30 [ 仅在 F484 封装 ] EP4CGX50 EP4CGX75 EP4CGX110 和 EP4CGX150) 配置方案 MSEL3 MSEL2 MSEL1 MSEL0 POR 延迟配置电压标准 (V) (1) AS PS 快速 快速 3.0, 标准 标准 3.0, 快速 3.3, 3.0, 快速 1.8, 标准 3.3, 3.0, 标准 1.8, 快速 3.3, 3.0, 2.5 FPP 快速 1.8, 标准 3.3, 3.0, 标准 1.8, 1.5 基于 JTAG 配置 (3) (3) (3) (3) 表 8-4 注释 : (1) 配置电压标准适用于配置管脚所在的 bank 上的 V CCIO 电源 基于 JTAG 配置优先于其它配置方案, 这意味着 MSEL 管脚设置将被忽略 (3) 不可悬空 MSEL 管脚 将其连接到 V CCA 或 这些管脚支持用于产品中的非 JTAG 配置方案 Altera 建议, 如果您的器件仅使用 JTAG 配置, 连接 MSEL 管脚到 Altera 公司 2011 年 11 月

9 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 9 配置 1 较小的 Cyclone IV E 器件或封装选项 (E144 和 F256 封装 ) 不具有 MSEL[3] 管脚 主动串行快速上电复位 (AS Fast POR) 配置方案使用 3.0- 或 2.5-V 配置电压标准和主动并行 (AP) 配置方案在不具备 MSEL[3] 管脚的 Cyclone IV E 器件中不被支持 要配置这些设备与其它支持的配置方案, 根据表 8-5 中的 MSEL 设置选择 MSEL[2..0] 管脚 表 8-5. Cyclone IV E 器件的配置方案 配置方案 MSEL3 MSEL2 MSEL1 MSEL0 POR 延迟配置电压标准 (V) (1) 快速 3.3 AS 快速 3.0, 标准 标准 3.0, 快速 快速 1.8 AP 标准 标准 3.0, 标准 1.8 PS FPP 快速 3.3, 3.0, 标准 3.3, 3.0, 快速 3.3, 3.0, 快速 1.8, 1.5 基于 JTAG 配置 (3) (3) (3) (3) 表 8-5 注释 : (1) 配置电压标准适用于配置管脚所在的 bank 上的 V CCIO 电源 基于 JTAG 配置优先于其它配置方案, 这意味着 MSEL 管脚设置将被忽略 (3) 不可悬空 MSEL 管脚 将其连接到 V CCA 或 这些管脚支持用于产品中的非 JTAG 配置方案 Altera 建议, 如果您的器件仅使用 JTAG 配置, 连接 MSEL 管脚到 Altera 公司 2011 年 11 月

10 8 10 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 1 对于 Cyclone IV E 器件, 当配置器件 I/O 电压不是 2.5 V 时,Quartus II 软件禁止您在 I/O Bank 1 中使用 LVDS I/O 标准 如果您需要分配 I/O Bank 1 中的 LVDS I/O 标准时, 跳转到 Assignments>Device>Settings>Device and Pin Option>Configuration 以更改配置器件 I/O 电压到 2.5 V 或 Auto. AS 配置 ( 串行配置器件 ) 在 AS 配置方案中,Cyclone IV 器件由串行配置器件配置 这些配置器件是具有非易失内存的低成本器件, 具有简化四管脚接口和小型化的特征 这些特性使得串行配置器件成为理想的低成本配置方案 f 有关串行配置器件的详细信息, 请参阅配置手册第 2 卷的 Serial Configuration Devices (EPCS1, EPCS4, EPCS16, EPCS64, and EPCS128) Datasheet 串行配置器件提供一个串行接口以访问配置数据 在器件配置期间,Cyclone IV 器件通过串行接口读取配置数据, 必要时解压缩数据并配置它们的 SRAM 单元 这项方案被称为 AS 配置方案, 因为该器件控制配置接口 1 如果您想要控制 EPCS 管脚, 那么要保持 管脚低电平并上拉 nce 管脚, 以促使器件的复位和三态 AS 配置管脚 单器件 AS 配置 串行配置器件的四管脚接口包含以下管脚 : 串行时钟输入 (DCLK) 串行数据输出 (DATA) 低电平有效芯片选择 (ncs) AS 数据输入 (ASDI) Altera 公司 2011 年 11 月

11 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 11 配置 这个四管脚接口连接到 Cyclone IV 器件管脚, 如图 8-2 所示 : 图 8-2. 单器件 AS 配置 V CCIO (1) V CCIO (1) V CCIO (1) 10 kω 10 kω Serial Configuration Device 10 kω Cyclone IV Device nce nceo N.C. (3) DATA DCLK ncs ASDI 25 Ω (5) DATA[0] DCLK ncso (6) ASDO (6) CLKUSR (7) MSEL[ ] (4) 图 8-2 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 Cyclone IV 器件使用 ASDO-to-ASDI 路径控制配置器件 (3) 悬空 nceo 管脚或作为用户 I/O 管脚, 当它不能为另一个器件提供 nce 管脚时 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 直接连接 MSEL 管脚到 V CCA 或 (5) 将串行电阻器连接到串行配置器件的近端 (6) 这些管脚为复用 I/O 管脚 ncso 管脚在 AP 模式中作为 FLASH_nCE 管脚的功能 ASDO 管脚在 AP 和 FPP 模式中作为 DATA[1] 管脚的功能 (7) 仅在 Cyclone IV GX 器件上有一个选项以选择 CLKUSR ( 最高为 40 MHz) 作为 DCLK 的外部时钟源 1 要为 AS 配置方案三态配置总线, 您必须结合高 nce 和低 1 在串行配置器件中近端的 25-Ω 电阻器, 为 DATA[0] 工作以最小化驱动阻抗和电路板走线不相匹配并减少出现在 Cyclone IV 器件 DATA[0] 输入管脚的过冲 在单器件 AS 配置中, 所支持的串行配置和 Cyclone IV 器件最大化电路板加载和电路板走线长度, 必须遵循第 8-18 页表 8-6 的建议 由 Cyclone IV 器件生成的 DCLK 控制整个配置周期并为串行接口提供时序 Cyclone IV 器件使用一个内部振荡器或一个外部时钟源生成 DCLK 对于 Cyclone IV E 器件, 您可以使用一个 40-MHz 的内部振荡器生成 DCLK, 而对于 Cyclone IV GX 器件您则可以从内部振荡器中使用一个慢时钟 ( 最高为 20 MHz) 或一个快时钟 ( 最高为 40 MHz) 或者从 CLKUSR 的一个外部时钟生成 DCLK 内部振荡器的频率的一些变化是由于 Cyclone IV 器件中的工艺, 电压和温度 (PVT) 条件所产生 内部振荡器的设计目的是确保其最高频率保证满足 EPCS 器件的规格 Cyclone IV 器件提供选项以选择 CLKUSR 作为 DCLK 的外部时钟源 您可以在 Quartus II 软件的 Device and Pin Options 对话框中的 Configuration 标签上更改时钟源 Altera 公司 2011 年 11 月

12 8 12 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 1 EPCS1 不支持 Cyclone IV 器件是由于它的内存容量不足 在配置模式中,Cyclone IV 器件通过驱动 ncso 输出管脚至低电平启用串行配置器件, 将其连接到配置器件的 ncs 管脚 Cyclone IV 器件使用 DCLK 和 DATA[1] 管脚为串行配置器件发送操作命令和读取地址信号 配置器件在 DATA 管脚上提供数据, 并连接到 Cyclone IV 器件的 DATA[0] 输入 所有的 AS 配置管脚 (DATA[0] DCLK ncso 和 DATA[1]) 的内部弱上拉电阻器始终处于激活状态 在配置完成后, 这些管脚均被设置为输入三态, 并由内部弱上拉电阻器驱动至高电平 AS 模式的时序参数没有列在这里, 因为 t CF2CD t CF2ST0 t CFG, t STATUS t CF2ST1 和 t CD2UM 时序参数与 PS 模式的时序参数是相同的, 显示在第 8-36 页表 8-11 Altera 公司 2011 年 11 月

13 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 13 配置 图 8-3. 多器件 AS 配置 多器件 AS 配置 您可以利用一个单一的串行配置器件配置多个 Cyclone IV 器件 当第一个器件从比特流采集其所有的配置数据后, 它驱动 nceo 管脚至低电平, 并启用链中的下一个器件 如果链中的最后一个器件是 Cyclone IV 器件, 那么您可以将最后一个器件的 nceo 管脚悬空或者在配置完成后将其作为用户 I/O 管脚 链中各个器件的 DCLK 和 DATA[0] 管脚都连接在一起 ( 图 8-3) V CCIO (1) V CCIO (1) V CCIO (1) V CCIO 10 kw 10 kw 10 kw 10 kw Serial Configuration Device Cyclone IV Master Device Cyclone IV Slave Device nce nceo nce nceo N.C. (3) (10) DATA DCLK ncs ASDI 25 W(5) (10) 50 W (5), (7) DATA[0] DCLK ncso (8) ASDO (8) CLKUSR (9) DATA[0] DCLK MSEL[ ] (4) MSEL[ ] (4) 50 W(7) Buffers (6) 图 8-3 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 将上拉电阻连接到 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (3) 您可以悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 您必须在 Cyclone IV 器件的 AS 模式中设置主器件以及在 PS 模式中设置从器件 要将 MSEL 管脚连接到 AS 模式中的主器件和 PS 模式中的从器件, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) 将串行电阻器连接到串行配置器件的近端 (6) 为 DATA[0] 和 DCLK, 连接 Cyclone IV 器件的主器件和从器件之间的中继缓冲器 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 中继缓冲器的输出阻抗必须附合 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 所概述的最大过冲方程 (7) 如果 3.3-V 配置电压标准适用, 那么 50-Ω 串行电阻器是可选的 为了优化信号的完整性, 在 2.5- 和 3.0-V 配置电压标准适用的情况下, 连接这些 50-Ω 串行电阻 (8) 这些管脚为复用 I/O 管脚 ncso 管脚在 AP 模式中作为 FLASH_nCE 管脚的功能 ASDO 管脚在 AP 和 FPP 模式中作为 DATA[1] 管脚的功能 (9) 仅在 Cyclone IV GX 器件有一个选项以选择 CLKUSR ( 最高为 40 MHz) 作为 DCLK 的外部时钟源 (10) 对于使用 1,0 核电压的 Cyclone IV E 的多器件 AS 配置, 从串行配置器件到 DCLK 和 Data0 线的交界分割处的最大化电路板走线长度为 3.5 英寸 Cyclone IV 器件链中的第一个器件是主配置, 它控制着整个器件链的配置 其它支持 PS 配置的 Altera 器件也可以作为器件链中的部分从配置 Altera 公司 2011 年 11 月

14 8 14 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 1 在多器件 AS 配置中, 串行配置器件和 Cyclone IV 器件的主器件之间的电路板走线长度必须遵循第 8-18 页表 8-6 的建议 所有目标器件上的 和 管脚都与外部上拉电阻器连接在一起, 如第 8-13 页图 8-3 所示 这些管脚在器件上都是开漏双向管脚 当第一个器件使 nceo 有效 ( 在完成接收其所有的配置数据后 ), 它释放自身的 管脚 然而, 链中随后的器件保持共享 线低电平直到它们接收到其配置数据 当器件链上的所有目标器件接收其配置数据和释放 时, 上拉电阻在 线驱动高电平, 所有器件同时进入初始化模式 1 虽然您可以级联 Cyclone IV 器件, 但是串行配置器件不能被级联和链接在一起 如果配置比特流的大小超过一个串行配置器件的容量, 您必须选择一个更大的配置器件或启用压缩功能, 或者两者都用 当配置多个器件时, 比特流的大小为各个单器件配置比特流的总和 利用相同的设计配置多个 Cyclone IV 器件 某些设计要求您用相同的设计通过一个配置比特流或一个.sof 文件配置多个 Cyclone IV 器件 您可以通过以下方法来实现 : 多个.sof 单个.sof 1 对于这两种方法, 串行配置器件不能被级联和链接在一起 多个 SRAM 目标文件两个副本的.sof 文件被存储于串行配置器件 使用第一个副本配置 Cyclone IV 器件的主器件, 同时使用第二个副本配置所有剩下的从器件 所有的从器件都具有相同的密度和封装 设置与第 8-13 页图 8-3 相类似 Altera 公司 2011 年 11 月

15 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 15 配置 用相同的.sof 文件为四个相同的 Cyclone IV 器件进行配置, 您必须把器件链建立成类似于图 8-4 所示的例子 第一个器件是主器件, 它的 MSEL 管脚必须设置选择 AS 配置 其它三个从器件同时设立配置, 它们的 MSEL 管脚必须设置选择 PS 模式 主器件的 nceo 管脚驱动所有三个从器件上的 nce 输入管脚, 同时将 DATA 和 DCLK 管脚并行连接到所有四个器件中 在第一个配置周期期间, 主器件从串行配置器件读取它的配置数据, 同时保持 nceo 高电平 在配置周期完成后, 主器件驱动 nce 低电平并发送第二个配置数据副本到所有三个从器件中同时对其进行配置 在图 8-4 中的设置优势是, 您可以在主器件上有不同的.sof 文件 然而, 所有的从器件必须配置相同的.sof 您可以在这个配置方法中压缩或解压缩.sof 1 如果主器件和从器件使用相同的.sof, 您仍然可以使用这个方法 Altera 公司 2011 年 11 月

16 8 16 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 图 8-4. 器件接收含有多个.sof 文件的相同数据的多器件 AS 配置 V CCIO (1) V CCIO (1) V CCIO (1) V CCIO 10 kw 10 kw 10 kw 10 kw Cyclone IV Slave Device nce nceo N.C. (3) DATA[0] DCLK MSEL[ ] (4) Serial Configuration Device Cyclone IV Master Device nce nceo Cyclone IV Slave Device nce nceo N.C. (3) DATA DCLK ncs ASDI (10) 25 W (5) (10) 50 W (5),(7) DATA[0] DCLK ncso (8) ASDO (8) CLKUSR (9) MSEL[ ] DATA[0] DCLK (4) MSEL[ ] (4) Cyclone IV Slave Device nce nceo N.C. (3) 50 W(7) Buffers (6) DATA[0] DCLK MSEL[ ] (4) Notes to 图 8-4: (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 将上拉电阻连接到 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (3) 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 您必须在 AS 模式中设置主器件以及在 PS 模式中设置从器件 要将 MSEL 管脚连接到 AS 模式中的主器件和 PS 模式中的从器件, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) 将串行电阻器连接到串行配置器件的近端 (6) 为 DATA[0] 和 DCLK, 连接主器件和从器件之间的中继缓冲器 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 中继缓冲器的输出阻抗必须附合 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 所概述的最大过冲方程 (7) 如果 3.3-V 配置电压标准适用, 那么 50-Ω 串行电阻器是可选的 为了优化信号的完整性, 在 2.5- 和 3.0-V 配置电压标准适用的情况下, 连接这些 50-Ω 串行电阻 (8) 这些管脚为复用 I/O 管脚 ncso 管脚在 AP 模式中作为 FLASH_nCE 管脚的功能 ASDO 管脚在 AP 和 FPP 模式中作为 DATA[1] 管脚的功能 (9) 仅在 Cyclone IV GX 器件有一个选项以选择 CLKUSR ( 最高为 40 MHz) 作为 DCLK 的外部时钟源 (10) 对于使用 1,0 核电压的 Cyclone IV E 的多器件 AS 配置, 从串行配置器件到 DCLK 和 Data0 线的交界分割处的最大化电路板走线长度为 3.5 英寸 Altera 公司 2011 年 11 月

17 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 17 配置 单个 SRAM 目标文件第二种方法用相同的.sof 配置主器件和从器件 串行配置器件存储一个.sof 副本 您必须在链中设立一个或多个从器件 所有的从器件必须以相同的方法设立 ( 图 8-5) 图 8-5. 在器件利用一个单个.sof 接收相同数据的多器件 AS 配置 V CCIO (1) V CCIO (1) V CCIO (1) 10 kw 10 kw 10 kw Serial Configuration Device Cyclone IV Master Device Cyclone IV Slave Device 1 Cyclone IV Slave Device 2 nce nceo N.C. nce nceo N.C. nce nceo N.C. DATA DCLK ncs ASDI (9) 25 W(4) (9) 50 W (4),(6) DATA[0] DCLK ncso (7) ASDO (7) CLKUSR (9) DATA[0] DCLK DATA[0] DCLK MSEL[ ] (3) MSEL[ ] (3) MSEL[ ] (3) 50 W(7) Buffers (5) 图 8-5 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 您必须在 Cyclone IV 器件的 AS 模式中设置主器件以及在 PS 模式中设置从器件 要将 MSEL 管脚连接到 AS 模式中的主器件和 PS 模式中的从器件, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) 将串行电阻器连接到串行配置器件的近端 (5) 为 DATA[0] 和 DCLK, 连接主器件和从器件之间的中继缓冲器 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 中继缓冲器的输出阻抗必须附合 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 所概述的最大过冲方程 (6) 如果 3.3-V 配置电压标准适用, 那么 50-Ω 串行电阻器是可选的 为了优化信号的完整性, 在 2.5- 和 3.0-V 配置电压标准适用的情况下, 连接这些 50-Ω 串行电阻 (7) 这些管脚为复用 I/O 管脚 ncso 管脚在 AP 模式中作为 FLASH_nCE 管脚的功能 ASDO 管脚在 AP 和 FPP 模式中作为 DATA[1] 管脚的功能 (8) 仅在 Cyclone IV GX 器件有一个选项以选择 CLKUSR ( 最高为 40 MHz) 作为 DCLK 的外部时钟源 (9) 对于使用 1,0 核电压的 Cyclone IV E 的多器件 AS 配置, 从串行配置器件到 DCLK 和 Data0 线的交界分割处的最大化电路板走线长度为 3.5 英寸 在这个设置中, 所有链中的 Cyclone IV 器件为并发配置连接 这节省了 AS 配置的时间, 因为所有的 Cyclone IV 器件都被配置在同一配置周期 将所有 Cyclone IV 器件中的 nce 输入管脚连接到 您可以悬空所有 Cyclone IV 器件上的 nceo 输出管脚或者使用 nceo 输出管脚为普通用户 I/O 管脚 DATA 和 DCLK 管脚被并行连接到所有的 Cyclone IV 器件上 Altera 公司 2011 年 11 月

18 8 18 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 Altera 建议在主器件的 DATA 和 DCLK 输出之前放置一个缓冲器以避免信号强度和信号完整性问题 缓冲器不可明显改变 DATA-to-DCLK 的关系或者延迟它们关于其它 AS 信号 (ASDI 和 ncs) 此外, 缓冲器必须仅驱动从器件, 以确保在主器件和串行配置器件之间的时序不受影响 这种配置方法支持压缩和解压缩的.sof 文件 因此, 如果配置比特流大小超过一个串行配置器件的容量, 您可以在.sof 文件中启用压缩功能或选择一个较大的串行配置器件 为 AS 接口连接串行配置器件到 Cyclone IV 器件的指南 对于单个或多个器件的 AS 配置, 在所支持的串行配置器件和 Cyclone IV 器件之间的电路板走线长度和加载必须遵循表 8-6 所列的建议 表 8-6. AS 配置的最大走线长度和加载 Cyclone IV 器件 AS 管脚 从 Cyclone IV 器件到串行配置器件的最大电路板走线长度 ( 英寸 ) 最大电路板加载 (pf) Cyclone IV E Cyclone IV GX DCLK DATA[0] ncso ASDO 表 8-6 注释 : (1) 对于使用 1,0 核电压的 Cyclone IV E 的多器件 AS 配置, 从串行配置器件到 DCLK 和 Data0 线的交界分割处的最大化电路板走线长度为 3.5 英寸 AS 配置时间的估算 AS 配置时间是由串行配置器件传输数据到 Cyclone IV 器件所使用的时间而定 这种串行接口是由 Cyclone IV 器件的 DCLK 输出定时 ( 生成一个 40-MHz 的内部振荡器于 Cyclone IV E 器件上, 一个 20- 或者 40-MHz 的内部振荡器, 或者一个高达 40 MHz 的外部 CLKUSR 于 Cyclone IV E 器件上 ) 公式 8-2 和公式 8-3 显示配置时间的计算 公式 8-2. maximum DCLK period RBF Size = 估算的最大配置时间 1 bit 公式 ns 9,600,000 bits bit = 480 ms Altera 公司 2011 年 11 月

19 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 19 配置 表 8-7 提供 AS 配置的配置时间 表 8-7. Cyclone IV 器件的 AS 配置时间 符号 参数 Cyclone IV E Cyclone IV GX 单位 t SU 设置时间 10 8 ns t H 保持时间 0 0 ns t CO Clock-to-output 时间 4 4 ns 启用压缩功能可以减少发送到 Cyclone IV 器件的配置数据量, 也可以节省配置时间 通常情况下, 压缩可以节省 50% 的配置时间 编程串行配置器件 串行配置器件是非易失的, 基于闪存的器件 您可以用 USB-Blaster 或者 ByteBlaster II 下载电缆在系统编程这些器件 另外, 您可以用 Altera 编程单元 (APU), 支持第三方的程序员或者 SRunner 软件驱动的微处理器来对它们进行编程 您可以通过 AS 编程接口进行串行配置器件的在系统编程 在系统编程过程中, 下载电缆禁止器件访问 AS 接口驱动 nce 管脚高电平 Cyclone IV 器件也保持复位 的低电平 在编程完成后, 下载电缆释放 nce 和, 允许分别驱动上拉和下拉电阻的 V CC 和 要执行通过 AS 编程接口在系统编程一个串行配置器件, 您必须尽可能地将二极管和电容放置在接近 Cyclone IV 器件的地方 同时, 您必须确保二极管和电容保持 4.1 V 的最大 AC 电压 ( 图 8-6) 1 如果您想要使用显示在图 8-6 的安装程序, 以执行一个串行配置器件和单一或者多器件 AS 配置的在系统编程, 您不需要在串行配置器件的近端的 DATA 线上的串行电阻 现有的二极管和电容就足够了 Altera 公司开发的串行闪存加载器 (SFL), 是 Altera 串行配置器件一个基于 JTAG 的在系统编程解决方案 SFL 是一个 Cyclone IV 器件的桥梁设计, 使用 JTAG 接口访问 EPCS JIC (JTAG 间接配置器件编程 ) 文件, 然后使用 AS 接口编程 EPCS 器件 JTAG 接口和 AS 接口桥接在 SFL 设计内 f f 要了解关于实现 Cyclone IV 器件的 SFL 的详细信息, 请参阅 AN 370: Using the Serial FlashLoader with the Quartus II Software 要了解关于 USB-Blaster 下载电缆的详细信息, 请参阅 USB-Blaster Download Cable User Guide. 要了解关于 ByteBlaster II 下载电缆的详细信息, 请参阅 ByteBlaster II Download Cable User Guide Altera 公司 2011 年 11 月

20 8 20 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 图 8-6. 在系统编程的串行配置器件 图 8-6 显示下载电缆与串行配置器件的连接 V CCIO (1) V CCIO (1) V CCIO (1) Serial Configuration Device DATA DCLK ncs ASDI 10 kω 10 kω 10 kω 10 kω 3.3 V 3.3 V 3.3 V 3.3 V (5) Cyclone IV Device nce nceo DATA[0] (6) DCLK (6) ncso (7) ASDO (7) MSEL[ ] (4) N.C. CLKUSR (8) Pin V (3) 10 pf 10 pf 10 pf 10 pf ByteBlaster II or USB Blaster 10-Pin Male Header (5) 图 8-6 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (3) 用 3.3- V 的电源上电 ByteBlaster II 的 V CC 或 USB-Blaster 下载电缆 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) 二极管和电容必须尽可能地放置在接近 Cyclone IV 器件的地方 您必须确保二极管和电容保持 4.1 V 的最大 AC 电压 外部二极管和电容要求防止由于编程下载电缆的串行配置器件引起可能的过冲, 对 Cyclone IV 器件 AS 配置输入管脚的损坏 Altera 建议使用 Schottky 二极管, 它具有比切换和 Zener 二极管相对较低的正向二极管 (VF), 用于有效的钳位电压 (6) 当在多器件 AS 配置中级联 Cyclone IV 器件时, 为 DATA[0] 和 DCLK 连接主器件和从器件之间的中继缓冲器 所有 I/O 输入必须保持 4.1 V 的最大 AC 电压 中继缓冲器的输出电阻必须符合最大过冲方程概括于 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 (7) 这些管脚为复用 I/O 管脚 ncso 管脚在 AP 模式中作为 FLASH_nCE 管脚的功能 ASDO 管脚在 AP 和 FPP 模式中作为 DATA[1] 管脚的功能 (8) 仅在 Cyclone IV GX 器件有一个选项以选择 CLKUSR ( 最高为 40 MHz) 作为 DCLK 的外部时钟源 您可以使用 Quartus II 软件的 APU 和适当的配置器件编程适配器以编程串行配置器件 所有的串行配置器件提供在 8- 或者 16- 管脚小型化集成电路 (SOIC) 封装 Altera 公司 2011 年 11 月

21 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 21 配置 在生产环境中, 使用多个方法编程串行配置器件 Altera 编程硬件或者第三方编程硬件在它们安装于 PCB 之前用于编程空白的串行配置器件 另外, 您可以使用一台板内微处理器通过 Altera 提供的移植参考 C-based SRunner 软件驱动程序编程在系统串行配置器件 一个串行配置器件通过 SRunner 软件驱动程序的一个外部微处理器进行在系统编程 SRunner 软件驱动程序是一个发展于嵌入式串行配置器件编程的驱动程序, 它易于定制以符合不同的嵌入式系统 SRunner 软件驱动程序能够读取原始的编程数据 (.rpd) 文件和写入串行配置器件 使用 SRunner 软件驱动程序, 对串行配置器件的编程时间可比得上 Quartus II 软件的编程时间 f 要了解关于 SRunner 软件驱动程序的详细信息, 请参阅 AN 418: SRunner: An Embedded Solution for Serial Configuration Device Programming 和 Altera 网站上的源代码 AP 配置 ( 支持闪存 ) 只有 Cyclone IV E 器件支持 AP 配置, 在 AP 配置方案中, 使用商用 16 位并行闪存编程 Cyclone IV E 器件 这些外部的非易失性配置器件是工业标准的微处理器闪存 闪存提供一个快速接口以访问配置数据 加速配置时间, 主要是由于 16 位宽的并行数据总线, 它用于从闪存中检索数据 一些较小的 Cyclone IV E 器件或封装选项不支持 AP 配置方案 表 8-8 列出了各个 Cyclone IV E 器件支持的 AP 配置方案 表 8-8. Cyclone IV E 器件所支持的 AP 配置方案 封装选项 器件 E144 M164 U256 F256 U484 F484 F780 EP4CE6 EP4CE10 EP4CE15 v EP4CE22 EP4CE30 v v EP4CE40 v v v EP4CE55 v v v EP4CE75 v v v EP4CE115 v v 在器件配置过程中,Cyclone IV E 器件使用并行接口读取配置数据, 并且配置其 SRAM 单元 这一方案被称为 AP 配置方案, 因为该器件控制配置接口 这一方案与 FPP 配置方案对比, 其中一台外部主机控制接口 Altera 公司 2011 年 11 月

22 8 22 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 AP 配置支持闪存 在 Cyclone IV E 器件中的 AP 配置控制器被设计与两个工业标准的系列闪存接口 Numonyx StrataFlash Embedded Memory P30 系列闪存和 Numonyx StrataFlash Embedded Memory P33 系列闪存 与串行配置器件不同的是,AP 配置方案支持的两种系列闪存都被设计与微处理器接口 通过从工业标准的微处理器的闪存的配置, 实现进入用户模式后对闪存的访问,AP 配置允许您结合配置数据和用户数据 ( 微处理器引导代码 ) 在相同的闪存上 Numonyx P30 和 P33 的系列闪存在 40 MHz DCLK 频率时支持一个连续的同步突发读取模式以读取闪存中的数据 此外,Numonyx P30 和 P33 系列闪存有相同的管脚并采取类似的协议进行数据访问 1 Cyclone IV E 器件在 AP 配置方案使用一台 40-MHz 的振荡器 这台振荡器与用于 Cyclone IV E AS 配置方案的振荡器相同 表 8-9 列出了 AP 配置方案支持的商用并行闪存系列 表 8-9. Cyclone IV 器件的 AP 配置方案支持的商用并行闪存 (1) 表 8-9 注释 : 闪存密度 Numonyx P30 系列闪存 Numonyx P33 系列闪存 (3) 64 Mbit v v 128 Mbit v v 256 Mbit v v (1) AP 配置方案只支持 40 MHz 或更高的速度等级的闪存 和 1.8-V I/O 选项支持 Numonyx P30 系列闪存 (3) 和 2.5-V I/O 选项支持 Numonyx P33 系列闪存 从 Numonyx P30 和 P33 系列的 512-Mbit 闪存配置 Cyclone IV E 器件是可能的, 但您必须根据这些闪存的需要正确地驱动额外的地址和 FLASH_nCE 管脚 f 要检查支持的速度等级和封装选项, 请参考各自的闪存数据表 Cyclone IV E 器件中的 AP 配置方案支持 40 MHz 或更高的速度等级的闪存 然而, 对于 AP 配置的所有这些速度等级必须在 40 MHz 的上限 当您设计 Cyclone IV E 器件访问用户模式中的闪存时, 更快的速度等级优势将被实现 f 要了解关于运行 Numonyx StrataFlash Embedded Memory P30 和 P33 系列闪存的详细信息, 请在 Numonyx 网站 ( 上搜索关键字 P30 或者 P33 以获取 P30 或者 P33 系列的数据表 Altera 公司 2011 年 11 月

23 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 23 配置 单器件 AP 配置 在 Numonyx P30 和 P33 闪存支持以下的接口管脚组 : 控制管脚 地址管脚 数据管脚 以下的控制信号是来自所支持的并行闪存 : CLK 低电平有效复位 (RST#) 低电平有效芯片使能 (CE#) 低电平有效输出使能 (OE#) 低电平有效地址有效 (ADV#) 低电平有效写入使能 (WE#) 所支持的并行闪存输出一个控制信号 (WAIT) 至 Cyclone IV E 器件以表明同步数据在数据总线上已准备就绪 Cyclone IV E 器件具有一个 24 位的地址总线连接到闪存上的地址总线 (A[24:1]) 一个 16 位的双向数据总线 (DATA[15..0]) 在 Cyclone IV E 器件和闪存之间提供数据传输 以下的控制信号是来自 Cyclone IV E 器件至闪存 : DCLK 低电平有效硬复位 (nreset) 低电平有效芯片使能 (FLASH_nCE) DATA[15..0] 总线和 WAIT 管脚的低电平有效输出使能 (noe) 低电平有效地址有效, 并用于写入数据到闪存 (navd) 低电平有效写入使能, 并用于写入数据到闪存 (nwe) Altera 公司 2011 年 11 月

24 8 24 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 图 8-7 显示了 Numonyx P30 系列闪存和 P33 系列闪存到 Cyclone IV E 器件管脚的接口 图 8-7. 使用 Numonyx P30 和 P33 系列闪存的单器件 AP 配置 V CCIO (1) V CCIO (1) V CCIO (1) 10k 10k 10k nceo N.C. nce MSEL[3..0] (3) CLK RST# CE# OE# ADV# WE# WAIT DQ[15:0] A[24:1] DCLK nreset FLASH_nCE noe navd nwe I/O (4) DATA[15..0] PADD[23..0] Numonyx P30/P33 Flash Cyclone IV E Device 图 8-7 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL[3..0], 请参考第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) AP 配置在配置模式期间忽略了 WAIT 信号 然而, 如果您在用户模式下以用户逻辑访问闪存, 您可以可选地使用普通 I/O 监测 Numonyx P30 或 P33 闪存中的 WAIT 信号 1 要三态 AP 配置方案的配置总线, 您必须结合 nce 高电平和 低电平 1 在一个单器件 AP 配置中, 所支持的并行闪存和 Cyclone IV E 器件之间的最大的电路板加载和电路板走线长度必须遵循第 8-28 页表 8-10 列出的建议 1 如果您在 Cyclone IV E 器件使用 AP 配置方案,I/O bank 和 8 的 V CCIO 必须为 或者 1.8 V Altera 公司不建议在 Numonyx P30 或者 P33 系列闪存和 AP 配置方案中的 Cyclone IV E 器件之间使用电平转换器 1 在 和 3.3-V I/O 标准中使用 Numonyx 闪存时, 对于 Cyclone IV E 器件在 AP 配置模式中不需要串行电阻器 Numonyx P30 IBIS 模式的输出缓冲器没有过冲超过 4.1 V 因此, 对于 和 3.3-V 的 AP 配置方案, 不需要串行电阻 但是, 如果有任何其它的器件与 Cyclone IV E 器件共享相同的闪存 I/O 时, 所有共享管脚都受到 4.1-V 限制并且可能需要串行电阻 Altera 公司 2011 年 11 月

25 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 25 配置 所支持的并行闪存的默认读取模式与对并行闪存的所有写操作是异步的 两个并行系列闪存都支持一个同步读取模式, 并具有 DCLK 的正边沿上提供的数据 Cyclone IV E 器件生成的串行时间 (DCLK) 控制整个配置周期, 并提供了并行接口的时序 多器件 AP 配置 您可以使用一个单一的并行闪存配置多个 Cyclone IV E 器件 您可以使用芯片使能 (nce) 和芯片使能输出 (nceo) 管脚级联多个 Cyclone IV E 器件 链中的第一个器件必须有其自身的 nce 管脚连接到 您必须将其 nceo 管脚连接到链中的下一个器件的 nce 管脚上 使用一个外部的 10-kΩ 的上拉电阻器拉高 nceo 信号到其 V CCIO 电平, 以帮助内部弱上拉电阻 当第一个器件从比特流上获取所有的配置数据时, 它驱动 nceo 管脚至低电平, 启用链中的下一个器件 您可以悬空最后一个器件的 nceo 管脚或者在配置完成后将其作为用户 I/O 管脚, 如果链中最后一个器件是 Cyclone IV E 器件 链上每一个器件的 DCLK DATA[15..8] 和 DATA[7..0] 管脚均是连接的 ( 第 8-26 页图 8-8 和第 8-27 页图 8-9) 链中的第一个 Cyclone IV E 器件, 如第 8-26 页图 8-8 和第 8-27 页图 8-9 所示, 是配置的主器件, 它控制整个链的配置 您必须连接其 MSEL 管脚以选择 AP 配置方案 剩余的 Cyclone IV E 器件作为配置的从器件 您必须连接它们的 MSEL 管脚以选择 FPP 配置方案 其它任何支持 FPP 配置的 Altera 器件也可以作为链中配置的从器件的一部分 以下是对 DATA[15..0] 总线在一个多器件 AP 配置中的配置 : 字节宽多器件 AP 配置 字宽多器件 AP 配置 Altera 公司 2011 年 11 月

26 8 26 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 图 8-8. 字节宽多器件 AP 配置 字节宽多器件 AP 配置 对于多器件 AP 配置的简单方法是字节宽多器件 AP 配置 在位宽多器件 AP 配置中, 来自闪存和主器件 ( 为 AP 配置方案设置的 ) 的 LSB 的 DATA[7..0] 管脚连接到为 FPP 配置方案设置的从器件, 如图 8-8 所示 V CCIO (1) V CCIO (1) V CCIO (1) 10 kω 10 kω 10 kω V CCIO V CCIO 10 kω 10 kω nce nceo nce nceo nce nceo N.C. (3) CLK RST# CE# OE# ADV# WE# WAIT DQ[15:0] A[24:1] DCLK nreset FLASH_nCE noe navd nwe I/O (5) DATA[15..0] PADD[23..0] MSEL[3..0] (4) DQ[7..0] DATA[7..0] DCLK MSEL[3..0] (4) DQ[7..0] DATA[7..0] DCLK MSEL[3..0] (4) Numonyx P30/P33 Flash Cyclone IV E Master Device Cyclone IV E Slave Device Cyclone IV E Slave Device Buffers (6) 图 8-8 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 将上拉电阻连接到 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (3) 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 您必须在 AP 模式中设置主器件和在 FPP 模式中设置从器件 要连接 MSEL[3..0] 于 AP 模式中的主器件和 FPP 模式中的从器件, 请参考第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) AP 配置在配置模式期间忽略了 WAIT 信号 然而, 如果您在用户模式下以用户逻辑访问闪存, 您可以可选地使用普通 I/O 监测 Numonyx P30 或 P33 闪存中的 WAIT 信号 (6) 为 DATA[15..0] 和 DCLK 连接 Cyclone IV E 主器件和从器件之间的中继缓冲器 所有的 I/O 输入必须保持 4.1 V 的最大 AC 电压 中继缓冲器的输出电阻必须符合最大过冲方程概括于 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 字宽多器件 AP 配置 更有效的设置是将其中的一些从器件连接到 LSB 的 DATA[7..0], 而其余的从器件连接到 MSB 的 DATA[15..8] 在字宽多器件 AP 配置中, 主器件的 nceo 管脚启用两个独立的从器件菊花链, 允许两个链同时被编程, 如图 8-9 所示 Altera 公司 2011 年 11 月

27 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 27 配置 图 8-9. 字宽多器件 AP 设置 V CCIO (1) V CCIO (1) V CCIO (1) 10 k 10 k 10 k V CCIO V CCIO 10 k 10 k nce nceo nce nceo nce nceo N.C. (3) CLK RST# CE# OE# ADV# WE# WAIT DQ[15:0] A[24:1] DCLK nreset FLASH_nCE noe navd nwe I/O (5) DATA[15..0] PADD[23..0] MSEL[3..0] (4) DQ[7..0] DATA[7..0] DCLK MSEL[3..0] (4) DQ[7..0] DATA[7..0] DCLK MSEL[3..0] (4) Numonyx P30/P33 Flash Cyclone IV E Master Device Cyclone IV E Slave Device Cyclone IV E Slave Device Buffers (6) V CCIO (1) 10 k nce nceo nce nceo N.C. (3) DQ[15..8] MSEL[3..0] (4) MSEL[3..0] (4) DATA[7..0] DCLK DQ[15..8] DATA[7..0] DCLK Cyclone IV E Slave Device Cyclone IV E Slave Device 图 8-9 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 将上拉电阻连接到 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (3) 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 您必须在 AP 模式中设置主器件和在 FPP 模式中设置从器件 要连接 MSEL[3..0] 于 AP 模式中的主器件和 FPP 模式中的从器件, 请参考第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) AP 配置在配置模式期间忽略了 WAIT 信号 然而, 如果您在用户模式下以用户逻辑访问闪存, 您可以可选地使用普通 I/O 监测 Numonyx P30 或 P33 闪存中的 WAIT 信号 (6) 为 DATA[15..0] 和 DCLK 连接 Cyclone IV E 主器件和从器件之间的中继缓冲器 所有的 I/O 输入必须保持 4.1 V 的最大 AC 电压 中继缓冲器的输出电阻必须符合最大过冲方程概括于 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 1 在一个多器件 AP 配置中, 并行闪存和主器件之间的电路板走线长度必须遵循表 8-10 列出的建议 Altera 公司 2011 年 11 月

28 8 28 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 所有目标器件的 和 管脚与外部上拉电阻连接在一起, 如第 8-26 页图 8-8 和第 8-27 页图 8-9 所示 这些管脚是器件中的开漏双向管脚 当第一个器件置 nceo 有效 ( 在完成接收其所有的配置数据后 ), 它释放其 管脚 然而, 链中的随后的器件保持此共享 线低电平, 直到它们接收到各自的配置数据 当链中的所有目标器件接收各自的配置数据和释放 时, 在这条线上的上拉电阻驱动高电平, 并且所有器件同时进入初始化模式 为 AP 接口连接并行闪存到 Cyclone IV E 器件的指南 对于单器件或多器件的 AP 配置, 所支持的并行闪存和 Cyclone IV E 器件之间的电路板走线长度和加载必须遵循表 8-10 列出的建议 这些建议也适用于多个总线器件的 AP 配置 表 对于 AP 配置的最大走线长度和加载 Cyclone IV E AP 管脚 配置多个总线主器件 从 Cyclone IV E 器件到闪存器件的最大电路板走线长度 ( 英寸 ) 最大电路板装载 (pf) DCLK 6 15 DATA[15..0] 6 30 PADD[23..0] 6 30 nreset 6 30 Flash_nCE 6 30 noe 6 30 navd 6 30 nwe 6 30 I/O (1) 6 30 表 8-10 注释 : (1) AP 配置在配置模式闪存期间忽略了 WAIT 信号 然而, 如果您在用户模式下以用户逻辑访问闪存, 您可以可选地使用普通 I/O 监测 Numonyx P30 或 P33 闪存中的 WAIT 信号 与 AS 配置方案相类似,AP 配置方案支持对多个总线主器件的并行闪存 其它主器件要获得 AP 配置总线的控制权时, 必须将相关的 Cyclone IV E 器件的 拉低至少 500 ns, 以复位该器件, 并且在 nce 管脚覆盖弱 10-kΩ 下拉电阻 这样复位控制可以使该 Cyclone IV E 器件的 AP 配置总线转为三态, 此时其它主器件可以控制该 AP 配置总线 其它主器件完成操作时, 先释放该 AP 配置总线, 然后释放 nce 管脚, 最后给 一个低脉冲以重启配置活动 在 AP 配置方案中, 多个主器件共享并行闪存 与 AS 配置方案相类似, 总线的控制协商依赖 nce 管脚 Altera 公司 2011 年 11 月

29 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 29 配置 图 8-10 显示了多个总线主器件的 AP 配置 图 多个总线主器件的 AP 配置 Other Master Device (6) CLK RST# CE# OE# ADV# WE# WAIT DQ[15:0] A[24:1] I/O (7) (8) 10 k VCCIO (1) 10 k V CCIO (1) 10 k V CCIO (1) 10 k nce nceo CLK RST# CE# OE# ADV# WE# WAIT DQ[15:0] A[24:1] Numonyx P30/P33 Flash DCLK (5) nreset FLASH_nCE noe navd nwe I/O (4) DATA[15..0] (5) PADD[23..0] MSEL[3..0] (3) Cyclone IV E Master Device 图 8-10 注释 : (1) 将上拉电阻连接到管脚所在的 bank 上的 V CCIO 电源 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL[3..0], 请参考第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) AP 配置在配置模式期间忽略了 WAIT 信号 然而, 如果您在用户模式下以用户逻辑访问闪存, 您可以可选地使用普通 I/O 监测 Numonyx P30 或 P33 闪存中的 WAIT 信号 (5) 在一个多器件 AP 配置中级联 Cyclone IV E 器件时, 为 DATA[15..0] 和 DCLK 连接主器件和从器件之间的中继缓冲器 所有的 I/O 输入必须保持 4.1 V 的最大 AC 电压 中继缓冲器的输出电阻必须符合最大过冲方程概括于 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 (6) 其它主器件必须符合最大过冲方程概括于 配置和 JTAG 管脚的 I/O 要求 第 8-5 页 (7) 其它主器件通过驱动 nce 高电平和 I/O 管脚上的高输出, 可以控制 AP 配置总线 (8) 其它主器件可以脉冲, 如果它在系统控制之内并且没有连接到 V CCIO Altera 公司 2011 年 11 月

30 8 30 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 图 8-11 显示所推荐的多个总线主接口的平衡的星型布线 (balanced star routing), 以尽量最小化信号完整性问题 图 布线平衡星 (Balanced Star Routing) External Master Device DCLK N Cyclone IV E Master Device M (1) N Numonyx Flash 图 8-11 注释 : (1) Altera 建议 M 不可超过 6 英寸, 如第 8-28 页表 8-10 列表所示 Altera 建议使用一个布线平衡星 保持 N 长度相等, 并尽可能短以尽量降低传输线的反射噪声 M 长度可用于这个设置 估算 AP 配置时间 AP 配置时间是由并行闪存到 Cyclone IV E 器件传输数据所需的时间控制的 这个并行接口是由 Cyclone IV E DCLK 输入 ( 由一个内部振荡器生成的 ) 的时钟决定 使用 40-MHz 的振荡器时, DCLK 的最小频率为 20 MHz (50 ns) 在字宽级联编程中, DATA[15..0] 总线传输一个 16 位字, 本质上节省了约 1/16 的 AS 配置的时间 公式 8-4 和公式 8-5 显示了配置时间的计算 公式 8-4. maximum DCLK period RBF Size = 估算的最大配置时间 16 bits per DCLK cycle 公式 ns 9,600,000 bits = 30 ms 16 bit Altera 公司 2011 年 11 月

31 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 31 配置 编程并行闪存 所支持的并行闪存是外部非易失性的配置器件 它们是工业标准的微处理器闪存 要了解关于所支持的商用并行闪存系列, 请参考第 8-22 页表 8-9 Cyclone IV E 器件在单一或者多器件链使用具有闪存加载宏功能的 JTAG 接口支持在系统编程闪存 板上智能主机或下载电缆在 Cyclone IV E 器件上使用 4 个 JTAG 管脚在系统编程并行闪存, 即使主机或下载电缆不能访问并行闪存的配置管脚 f 要了解关于使用 Cyclone IV E 器件的 JTAG 管脚在系统编程并行闪存的详细信息, 请参阅 AN 478: Using FPGA-Based Parallel Flash Loader (PFL) with the Quartus II Software. 在 AP 配置方案中, 在所支持的并行闪存中代表 16 位字寻址时 ( 图 8-12), 默认的配置启动地址是 在 Quartus II 软件中, 默认的配置启动地址是 , 因为它代表一个 8 位字节寻址 Cyclone IV E 器件从字寻址 中配置, 这相当于字节寻址 Quartus II 软件使用字节寻址为默认的配置启动地址 您必须将起始地址字段设置至 Altera 公司 2011 年 11 月

32 8 32 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 默认的配置启动地址允许系统在闪存映射中使用特别的参数模块 参数模块在存储器映射的顶部或者底部 图 8-12 显示了在 AP 配置方案中的配置启动地址 您可以使用 APFC_BOOT_ADDR JTAG 指令, 将默认配置的默认启动地址 更改至任何所需的地址 要了解关于 APFC_BOOT_ADDR JTAG 指令的更多信息, 请参阅 JTAG 指令 第 8-57 页 图 在 AP 闪存映射中的配置启动地址 Bottom Parameter Flash Memory Other data/code Top Parameter Flash Memory 128-Kbit parameter area Other data/code Cyclone IV E Default Boot Address Configuration Data Cyclone IV E Default Boot Address Configuration Data x (1) x00ffff x (1) x00ffff 128-Kbit parameter area Other data/code x bit[15] 16-bit word bit[0] x bit[15] 16-bit word bit[0] 图 8-12 注释 : (1) 当代表 16 位字寻址时, 默认的配置启动地址是 x PS 配置 您可以在 Cyclone IV 器件的一台外部智能主机, 例如 MAX II 器件 闪存微处理器或者下载电缆中执行 PS 配置 在 PS 方案中, 一台外部主机控制配置 配置数据通过各个 DCLK 上升沿的 DATA[0] 计时到目标 Cyclone IV 器件中 如果您的系统中已经包含了一个公共闪存接口 (CFI), 您也可以将其使用为 Cyclone IV 器件的配置存储器 MAX II PFL 功能提供一种有效的方法来编程 CFI 闪存器件, 通过 JTAG 接口和逻辑控制从闪存器件到 Cyclone IV 器件的配置 f 要了解关于 PFL 的详细信息, 请参阅 AN 386: Using the Parallel Flash Loader with the Quartus II Software 1 Cyclone IV 器件不支持为 PS 配置增强配置器件 Altera 公司 2011 年 11 月

33 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 33 配置 使用外部主机的 PS 配置 在 PS 配置方案中, 您可以使用一台智能主机, 例如 MAX II 器件或者微处理器, 控制从存储器件 ( 例如闪存 ) 传输配置数据到目标 Cyclone IV 器件 您可以将配置数据存储为.rbf.hex 或.ttf 的格式 图 8-13 显示了配置接口在 Cyclone IV 器件与外部主机器件之间的连接 图 使用外部主机进行单器件 PS 配置 ADDR Memory DATA[0] V CCIO (1) V CCIO (1) Cyclone IV Device 10 kω 10 kω MSEL[ ] (3) External Host (MAX II Device or Microprocessor) nce nceo DATA[0] (4) DCLK (4) N.C. 图 8-13 注释 : (1) 将上拉电阻连接到电源, 对其器件提供一个可接受的输入信号 V CC 必须足够高以满足器件和外部主机上的 V IH 规范的 I/O 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 DATA[0] 和 DCLK 必须符合第 8-5 页公式 8-1 所概述的最大过冲方程 要开始配置, 外部主机器件必须在 管脚中产生一个由低至高的跳变 当拉高 时, 外部主机器件必须一次一个位地将配置数据放置在 DATA[0] 上 如果您使用的配置数据格式为.rbf.ttf 或.hex, 您必须首先发送每个数据字节的 LSB 例如, 如果.rbf 包含的字节序列为 02 1B EE 01 FA, 那么您必须发送到器件的串行比特流是 : Cyclone IV 器件在 DATA[0] 上接收配置数据, 时钟在 DCLK 上被接收 在 DCLK 的上升沿, 数据被锁存到器件中 数据不断送入目标器件, 直到 变高以及器件进入初始化状态 1 在 变高后, 需要两个 DCLK 的下降沿以开始初始化器件 当初始化完成后, INIT_DONE 被释放和拉高 外部主机器件必须能够检测由低至高的跳变, 其标志着器件已进入用户模式 当初始化完成后, 器件进入用户模式 在用户模式下, 用户 I/O 管脚不再有弱上拉电阻和功能分配在您的设计中 Altera 公司 2011 年 11 月

34 8 34 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 要确保 DCLK 和 DATA[0] 在配置的最后没有被悬空,MAX II 器件必须驱动它们为高或低电平, 只要适合您的板级 DATA[0] 管脚在配置后可作为用户 I/O 管脚 在 PS 方案中, DATA[0] 管脚在用户模式下默认为三态, 它必须由外部主机器件驱动 要在 Quartus II 软件中更改这种默认选项, 选择 Device and Pin Options 对话框中的 Dual-Purpose Pins 标签 配置时钟 (DCLK) 的速度必须低于指定的系统频率, 以确保正确的配置 无上限 DCLK 周期的存在, 意味着您可以通过停止 DCLK 无限期地暂停配置 外部主机器件也可以监测 和 INIT_DONE 以确保成功配置 管脚必须由外部器件监控以便检测错误和确定编程序是否完成 如果所有的配置数据被发送后, 但 或 INIT_DONE 没有变高, 外部器件必须对目标器件进行重配置 图 8-14 显示了如何使用一个外部主机器件配置多个器件 这个电路与一个单一器件的 PS 配置电路相似, 除了 Cyclone IV 器件在多个器件配置中级联 图 使用外部主机进行多器件 PS 配置 ADDR Memory DATA[0] V CCIO (1) V CCIO (1) 10 k 10 k Cyclone IV Device 1 MSEL[ ] (4) V CCIO 10 k Cyclone IV Device 2 MSEL[ ] (4) External Host (MAX II Device or Microprocessor) nce nceo DATA[0] (5) DCLK (5) nce nceo N.C. (3) DATA[0] (5) DCLK (5) Buffers (5) 图 8-14 注释 : (1) 将上拉电阻连接到电源, 对其链上的所有器件提供一个可接受的输入信号 V CC 必须足够高以满足器件和外部主机上的 V IH 规范的 I/O 连接上拉电阻至 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (3) 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 DATA[0] 和 DCLK 必须符合第 8-5 页公式 8-1 所概述的最大过冲方程 Altera 公司 2011 年 11 月

35 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 35 配置 在多器件配置链中完成第一个器件配置后, 其 nceo 管脚驱动至低电平以激活第二个器件中的 nce 管脚, 提示第二个器件开始进行配置 链中的第二个器件开始在一个时钟周期中的配置 因此, 对于外部主机器件, 传输的数据的目的地是透明的 DCLK DATA[0] 和 配置管脚都连接到链中的每个器件上 为了确保信号的完整性以及防止时钟的偏斜问题, 配置信号可能需要缓冲 确保 DCLK 和 DATA 线是缓冲的 所有的器初始化并且同时进入用户模式, 因为所有的 管脚都是连接在一起的 如果任何器件检测到一个错误, 整条链的配置都将停止, 您必须对其进行重配置, 因为所有的 和 管脚都是连接在一起的 例如, 如果第一个器件在 上标记一个错误, 它将通过拉低 管脚, 重设整条链 这种行为与一个单器件检测错误相似 在您的系统中您可以有多个器件包含相同的配置数据 为了支持这项配置方案, 所有的 nce 输入都连接到, 然而悬空 nceo 管脚 DCLK DATA[0] 和 配置管脚都连接到链中的每个器件上 为了确保信号的完整性以及防止时钟的偏斜问题, 配置信号可能需要缓冲 确保 DCLK 和 DATA 线是缓冲的 器件必须具有相同的密度和封装 所有的器件同时开始和完成配置 图 8-15 显示了当两个 Cyclone IV 器件同时接收相同的配置数据时的多器件 PS 配置 图 当两个器件接收相同的数据时的多器件 PS 配置 ADDR Memory DATA[0] V CCIO (1) V CCIO (1) Cyclone IV Master Device Cyclone IV Slave Device 10 k 10 k MSEL[ ] (3) MSEL[ ] (3) External Host (MAX II Device or Microprocessor) nce nceo DATA[0] (4) DCLK (4) N.C. nce nceo N.C. DATA[0] (4) DCLK (4) Buffers (4) 图 8-15 注释 : (1) 您必须将上拉电阻连接到电源, 对其链上的所有器件提供一个可接受的输入信号 V CC 必须足够高以满足器件和外部主机上的 V IH 规范的 I/O 当配置相同配置数据到多个器件中时, 悬空两种器件的 nceo 管脚或者将其作为用户 I/O 管脚 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 DATA[0] 和 DCLK 必须符合第 8-5 页公式 8-1 所概述的最大过冲方程 Altera 公司 2011 年 11 月

36 8 36 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 PS 配置时序 一个 PS 配置必须满足建立和保持时间参数以及最大化时钟频率 当使用一个微处理器或其它智能主机控制 PS 接口时, 确保您满足这些时序的要求 图 8-16 显示了当使用一个外部主机器件时,PS 配置的时序波形 图 PS 配置时序波形 (1) t CFG t CF2ST1 t CF2CK (3) DCLK (4) DATA[0] User I/O t STATUS t CF2ST0 t CLK t CF2CD t CH t CL t ST2CK t DH Bit 0 Bit 1 Bit 2 Bit 3 Bit n t DSU Tri-stated with internal pull-up resistor (5) User Mode INIT_DONE t CD2UM 图 8-16 注释 : (1) 这个波形的开始, 显示了在用户模式下的器件 在用户模式下, 和 处在逻辑高水平 当 被拉低时, 意味着一个重配置周期的开始 上电后,Cyclone IV 器件在 POR 延迟期间保持 低电平 (3) 上电后, 配置之前和配置期间, 处于低电平 (4) 在用户模式下, 使用 PS 配置方案时驱动 DCLK 或高或低, 取其方便而用 当使用 AS 配置方案时, DCLK 是一个 Cyclone IV 器件的输出管脚并且必须不被外部驱动 (5) 配置完成后, 不可悬空 DATA[0] 管脚 驱动 DATA[0] 或高或低, 取其方便而用 表 8-11 列出了 Cyclone IV 器件的 PS 配置时序参数 表 Cyclone IV 器件的 PS 配置时序参数 (1/2) (1) 符号 参数 Cyclone IV 最低 Cyclone IV E (3) Cyclone IV 最高 Cyclone IV E (3) t CF2CD 低电平到 低电平 500 ns t CF2ST0 低电平到 低电平 500 ns t CFG 低脉冲宽度 500 ns t STATUS 低脉冲宽度 (4) µs 单位 t CF2ST1 高电平到 高电平 230 (5) µs Altera 公司 2011 年 11 月

37 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 37 配置 表 Cyclone IV 器件的 PS 配置时序参数 (2/2) (1) 最低 最高 符号 参数 Cyclone IV Cyclone IV E (3) Cyclone IV Cyclone IV E (3) 单位 t CF2CK t ST2CK t DH t CD2UM t CD2CU t CD2UMC 高电平到 DCLK 的上升沿 高电平到 DCLK 的上升沿 DCLK 的上升沿后, 数据保持时间 高电平到用户模式 (6) 高电平到启用 CLKUSR 高电平到用户模式, 打开 CLKUSR 选项 使用下载电缆的 PS 配置 230 (4) µs 2 µs 0 ns µs 4 最大 DCLK 周期 t CD2CU + (3,192 CLKUSR 周期 ) t DSU DCLK 的上升沿之前, 数据建立时间 5 8 ns t CH DCLK 高时间 ns t CL DCLK 低时间 ns t CLK DCLK 周期 ns f MAX DCLK 频率 (7) MHz 表 8-11 注释 : (1) 这些是初始信息 应用于 1.2-V 核心电压的 Cyclone IV GX 和 Cyclone IV E 器件 (3) 应用于 1.0-V 核心电压的 Cyclone IV E 器件 (4) 如果您没有延迟通过延长 或 低脉冲宽度的配置, 这个值是适用的 (5) 如果您没有延迟保持外部 低电平的配置, 这个值是适用的 (6) 最低和最高的数量, 仅在您选择内部振荡器作为启动器件的时钟源时适用 (7) 1.0-V 核心电压的 Cyclone IV E 器件与 1.2-V 核心电压的 Cyclone IV GX 器件相比具有较慢的 F MAX 这一部分中, 通用术语 下载电缆 包括了 Altera 的 USB-Blaster 的 USB 端口下载电缆,MasterBlaster 串行和 USB 通讯电缆,ByteBlaster II 并口下载电缆, ByteBlasterMV 并口下载电缆以及 EthernetBlaster 通讯电缆 在使用下载电缆的 PS 配置中, 一台智能主机 ( 例如一台 PC) 通过下载电缆, 从储存器件传输数据到 Cyclone IV 器件 编程硬件或下载电缆, 然后一次一个位地将配置数据放置在器件的 DATA[0] 管脚上 配置数据被计入目标器件, 直到 变高 管脚必须有一个 10-kΩ 的外部上拉电阻器以便对器件进行初始化 Altera 公司 2011 年 11 月

38 8 38 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 当您使用下载电缆时, 对 Auto-restart configuration after error 选项的设置不影响配置周期, 因为如果发生错误, 您必须在 Quartus II 软件中手动重启配置 此外, Enable user-supplied start-up clock (CLKUSR) 选项不影响器件的初始化, 因为用 Quartus II 编程器和下载电缆编程此器件时, 这一选项在.sof 中被被禁用 因此, 如果您打开 CLKUSR 选项, 当您用 Quartus II 编程器和下载电缆配置此器件时, 您不用为 CLKUSR 提供时钟 图 8-17 显示了 Cyclone IV 器件使用下载电缆的 PS 配置 图 使用下载电缆的 PS 配置 V CCA (1) 10 kω 10 kω V CCA (1) V CCA (1) 10 kω Cyclone IV Device V CCA (1) V CCA (1) 10 kω 10 kω MSEL[ ] (5) nce DCLK DATA[0] nceo N.C. (4) Download Cable 10-Pin Male Header (Top View) Pin 1 V CCA (6) V IO (3) Shield 图 8-17 注释 : (1) 您必须将上拉电阻连接到与 V CCA 相同的电源上 仅需要 DATA[0] 和 DCLK 中的上拉电阻, 如果下载电缆是使用在您电路板上唯一的配置方案 这保证了 DATA[0] 和 DCLK 在配置完成后不被悬空 例如, 如果您也使用一个配置器件,DATA[0] 和 DCLK 中的上拉电阻是不需要的 (3) 管脚 6 插头对于 MasterBlaster 的输出驱动是一个 V IO 参考电压 V IO 必须与器件 V CCA 相匹配 对于这个值, 请参阅 MasterBlaster Serial/USB Communications Cable User Guide 与 USB-Blaster ByteBlaster II ByteBlaster MV 和 EthernetBlaster, 这个管脚是不连接的 (4) 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (5) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要为 PS 配置方案连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (6) 利用 V CCA 上 2.5-V 的供电上电 ByteBlaster II USB-Blaster 或者 ByteBlasterMV 电缆的 V CCA 的 第三方编程员必须切换到 2.5 V 管脚 4 插头是 MasterBlaster 电缆的 V CC 供电电源 MasterBlaster 电缆可以接收电路板上 5.0- 或 3.3- V 的电源,DC 供电电源或者 USB 电缆上的 5.0 V 电源 对于这个值, 请参阅 MasterBlaster Serial/USB Communications Cable User Guide 您可以使用一条下载电缆配置多个 Cyclone IV 器件的配置管脚 DCLK DATA[0] 和 连接链中的每个器件 因为所有 管脚都连接在一起, 所以链上所有的器件同时使用和进入用户模式 Altera 公司 2011 年 11 月

39 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 39 配置 此外, 如果任何器件检测到错误, 整条链将停止配置, 这是由于 管脚都连接在一起 图 8-18 显示了多个 Cyclone IV 器件, 使用 MasterBlaster USB- Blaster ByteBlaster II 或者 ByteBlasterMV 电缆进行的 PS 配置 图 使用下载电缆的多器件 PS 配置 V CCA (1) V CCA (1) 10 kω V CCIO (4) 10 kω V CCA (1) 10 kω 10 kω V CCA (1) V CCA (1) 10 kω 10 kω Cyclone IV Device 1 DCLK MSEL[ ] (6) nce DATA[0] nceo Download Cable 10-Pin Male Header (Passive Serial Mode) Pin 1 V CCA (7) VIO (3) Cyclone IV Device 2 MSEL[ ] DCLK (6) nce DATA[0] nceo N.C. (5) 图 8-18 注释 : (1) 您必须将上拉电阻连接到与 V CCA 相同的电源上 仅需要 DATA[0] 和 DCLK 中的上拉电阻, 如果下载电缆是使用在您电路板上唯一的配置方案 这保证了 DATA[0] 和 DCLK 在配置完成后不被悬空 例如, 如果您也使用一个配置器件,DATA[0] 和 DCLK 中的上拉电阻是不需要的 (3) 管脚 6 插头对于 MasterBlaster 的输出驱动是一个 V IO 参考电压 V IO 必须与器件 V CCA 相匹配 对于这个值, 请参阅 MasterBlaster Serial/USB Communications Cable User Guide 当使用 ByteBlasterMV 下载电缆时, 这个管脚是不连接的 当使用 USB- Blaster ByteBlaster II 和 EthernetBlaster 电缆时, 这个管脚连接到 nce, 当它用于 AS 编程时 否则, 它是不相连接的 (4) 将上拉电阻连接到 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (5) 将链中最后一个器件上的 nceo 管脚悬空或作为用户 I/O 管脚 (6) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要为 PS 配置方案连接 MSEL 管脚, 请参考第 8-8 页表 8-3 第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (7) 利用 V CCA 上 2.5-V 的供电上电 ByteBlaster II USB-Blaster 或者 ByteBlasterMV 电缆的 V CC 第三方编程员必须切换到 2.5 V 管脚 4 插头是 MasterBlaster 电缆的 V CC 供电电源 MasterBlaster 电缆可以接收电路板上 5.0- 或 3.3- V 的电源,DC 供电电源或者 USB 电缆上的 5.0 V 电源 对于这个值, 请参阅 MasterBlaster Serial/USB Communications Cable User Guide FPP 配置 设计 Cyclone IV 器件的 FPP 配置的目的是满足日益增加的对于加快配置时间的需求 Cyclone IV 器件与每个时钟周期接收字宽的配置数据的能力一起被设计 Altera 公司 2011 年 11 月

40 8 40 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 您可以利用同一台智能主机 ( 如 : 一台 MAX II 器件或具有闪存的微处理器 ) 执行 Cyclone IV 器件的 FPP 配置 如果您的系统已包含一个 CFI 闪存, 您也可以把它用在 Cyclone IV 器件配置的存储上 MAX II 器件中的 MAX II PFL 的功能为编程 CFI 闪存器件提供一种有效的方法, 通过 JTAG 接口和逻辑以控制从闪存器件到 Cyclone IV 器件的配置 f 要了解关于 PFL 的详细信息, 请参考 AN 386: Using the Parallel Flash Loader with the Quartus II Software 1 FPP 配置支持 EP4CGX30 ( 仅适用于 F484 封装 ) EP4CGX50 EP4CGX75 EP4CGX110 EP4CGX150 和所有的 Cyclone IV E 器件 1 FPP 配置不支持 Cyclone IV E 器件的 E144 封装 1 Cyclone IV 器件不支持为 FPP 配置增强配置器件 使用外部主机进行 FPP 配置 使用一台外部主机进行 FPP 配置, 提供了一种快速的方法来配置 Cyclone IV 器件 在 FPP 配置方案中, 您可以使用一台外部主机器件来控制从存储器件 ( 例如 : 闪存 ) 到目标 Cyclone IV 器件的配置数据的传输 您可以存储.rbf.hex 或.ttf 格式的配置数据 当使用外部主机时, 控制配置过程的设计, 例如从闪存中获取数据并且把它发送到器件, 必须存储于外部主机的器件中 图 8-19 显示了 Cyclone IV 器件和单器件配置的外部器件之间对于配置接口的连接 图 使用外部主机进行单器件 FPP 配置 ADDR Memory DATA[7..0] V CCIO (1) V CCIO (1) Cyclone IV Device 10 k 10 k MSEL[3..0] (3) External Host (MAX II Device or Microprocessor) nce nceo DATA[7..0] (4) DCLK (4) N.C. 图 8-19 注释 : (1) 将上拉电阻连接到电源, 对器件提供一个可接受输入信号的电源 V CC 必须足够高以满足器件和外部主机上的 V IH 规范的 I/O 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要为 PS 配置方案连接 MSEL 管脚, 请参考第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 DATA[7..0] 和 DCLK 必须符合第 8-5 页公式 8-1 所概述的最大过冲方程 当 被释放后, 器件准备接收配置数据, 配置阶段开始 当 拉高时, 外部主机器件一次一个位地将配置数据放置在 DATA[7..0] 管脚上 Altera 公司 2011 年 11 月

41 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 41 配置 Cyclone IV 器件接收 DATA[7..0] 管脚的配置数据和 DCLK 管脚的时钟 数据被锁存在 DCLK 上升沿的器件中 数据不断锁定到目标器件, 直到 变高 管脚在 FPP 配置模式中提早变高一个字节 最后一个字节对于串行配置 (AS 和 PS) 模式是必需的 1 在 变高后, 需要两个 DCLK 下降沿, 以开始器件的初始化 在 CLKUSR 提供一个时钟, 不影响配置的过程 在 管脚变高后, CLKUSR 在时间指定为 t CD2CU 后被启用 经过这段时间后,Cyclone IV 器件需要 3,192 个时钟周期以正确进行初始化和进入用户模式 要了解关于支持 Cyclone IV 器件的 CLKUSR f MAX 值的详细信息, 请参考第 8-44 页表 8-12 当初始化完成后, INIT_DONE 管脚被释放和拉高 外部主机必须能检测到这种从低至高的跳变, 其暗示器件已进入到用户模式 当初始化完成后, 器件进入用户模式 在用户模式下, 用户 I/O 管脚不再有弱上拉电阻和分配的功能于您的设计中 为了确保 DCLK 和 DATA[0] 在配置的最后没有被悬空,MAX II 器件必须驱动其或高或低, 只要适合您的板级 DATA[0] 管脚在配置完成后可用为用户 I/O 管脚 当您在 Quartus II 软件中选择 FPP 方案时, DATA[0] 管脚在用户模式下默认为三态, 并且必须由外部主机器件驱动 要在 Quartus II 软件中改变这一默认选项, 选择 Device and Pin Options 对话框中的 Dual-Purpose Pins 标签 DCLK 的速度必须低于指定的系统频率, 以确保正确的配置 无上限 DCLK 周期的存在, 意味着您可以通过中止 DCLK 的不定时间量来暂停配置 外部主机器件也可以监测 和 INIT_DONE 管脚, 以确保成功配置 管脚必须由外部器件监控以检测错误, 并确定编程的完成时间 如果所有的配置数据发送后, 但 或者 INIT_DONE 没有变高, 外部器件必须重配置目标器件 Altera 公司 2011 年 11 月

42 8 42 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 图 8-20 显示了如何利用一个 MAX II 器件配置多个器件 这个电路与单器件的 FPP 配置电路相类似, 除了 Cyclone IV 器件级联的多器件配置 图 使用外部主机的多器件 FPP 配置 Memory ADDR DATA[7..0] V CCIO (1) V CCIO (1) 10 k 10 k Cyclone IV Device 1 MSEL[3..0] (4) V CCIO Cyclone IV Device 2 10 k MSEL[3..0] (4) External Host (MAX II Device or Microprocessor) nce nceo DATA[7..0] (5) DCLK (5) nce nceo N.C. (3) DATA[7..0] (5) DCLK (5) Buffers (5) 图 8-20 注释 : (1) 您必须将上拉电阻连接到电源, 对其链上的所有器件提供一个可接受的输入信号 V CC 必须足够高以满足器件和外部主机上的 V IH 规范的 I/O 将上拉电阻连接到 nce 管脚所在的 I/O bank 上的 V CCIO 电源 (3) 悬空 nceo 管脚或者将其作为用户 I/O 管脚, 在它不能为其它器件提供 nce 管脚的情况下 (4) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (5) 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 DATA[7..0] 和 DCLK 必须符合第 8-5 页公式 8-1 所概述的最大过冲方程 在多器件配置链中完成第一个器件配置后, 其 nceo 管脚驱动至低电平以激活第二个器件中的 nce 管脚, 提示第二个器件开始进行配置 链中的第二个器件开始在一个时钟周期中的配置 ; 因此, 对于 MAX II 器件, 传输的数据的目的地是透明的 所有其它的配置管脚 ( DCLK DATA[7..0] 和 ) 都连接到链中的每个器件上 配置信号可能需要缓冲, 以确保信号的完整性和防止时钟的偏斜问题 确保 DCLK 和 DATA 线是缓冲的 所有的器件初始化并且同时进入用户模式, 因为所有器件的 管脚都是连接在一起的 所有的 和 管脚都是连接在一起的, 如果任何器件检测到一个错误, 整条链的配置都将停止并必须进行重配置 例如, 如果第一个器件在 上标记一个错误, 它将通过拉低 管脚, 重设整条链 这种行为与一个单器件检测错误相似 Altera 公司 2011 年 11 月

43 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 43 配置 图 8-21 显示了当两个 Cyclone IV 器件接收相同的配置数据时的多器件 FPP 配置 配置管脚 ( DCLK DATA[7..0] 和 ) 被连接到链中的每个器件上 配置信号可能需要缓冲, 以确保信号的完整性和防止时钟的偏斜问题 确保 DCLK 和 DATA 线是缓冲的 器件必须具有相同的密度和封装 所有的器件同时开始和完成配置 图 当两个器件接收相同的数据时, 使用外部主机的多器件 FPP 配置 ADDR Memory DATA[7..0] External Host (MAX II Device or Microprocessor) V CCIO (1) V CCIO (1) 10 k 10 k Cyclone IV Device 1 MSEL[3..0] nce nceo DATA[7..0] (4) DCLK (4) (3) N.C. Cyclone IV Device 2 MSEL[3..0] nce nceo N.C. DATA[7..0] (4) DCLK (4) (3) Buffers (4) 图 8-21 注释 : (1) 您必须将上拉电阻连接到电源, 对其链上的所有器件提供一个可接受的输入信号 V CC 必须足够高以满足器件和外部主机上的 V IH 规范的 I/O 悬空两个器件上的 nceo 管脚或者将其作为用户 I/O 管脚, 当配置相同的配置数据到多器件中时 (3) MSEL 管脚设置针对不同的配置电压标准和 POR 时间而有所不同 要连接 MSEL 管脚, 请参考第 8-8 页表 8-4 和第 8-9 页表 8-5 将 MSEL 管脚直接连接到 V CCA 或者 (4) 所有的 I/O 输入必须保持最高 4.1 V 的 AC 电压 DATA[7..0] 和 DCLK 必须符合第 8-5 页公式 8-1 所概述的最大过冲方程 您可以使用一个单配置链, 对 Cyclone IV 器件与其它支持 FPP 配置的 Altera 器件进行配置 要确保链上所有的器件同时完成配置, 或者一个器件上标记的错误开始对所有器件进行重配置, 将所有的 和 管脚连接在一起 f 要了解关于在相同配置链中配置多个 Altera 器件的详细信息, 请参阅配置手册第 2 卷中的 Configuring Mixed Altera FPGA Chains Altera 公司 2011 年 11 月

44 8 44 Chapter 8: Cyclone IV 器件的配置和远程系统更新配置 FPP 配置时序 图 8-22 显示了当使用一个外部主机时,FPP 配置的时序波形 图 FPP 配置时序波形 (1) t CFG t CF2ST1 t CF2CK t STATUS (3) DCLK DATA[7..0] t CF2ST0 t CLK t CF2CD t CH t CL t ST2CK t DH Byte 0 Byte 1 Byte 2 Byte 3 Byte n-1 Byte n (5) (4) User Mode t DSU User I/O Tri-stated with internal pull-up resistor User Mode INIT_DONE t CD2UM 图 8-22 注释 : (1) 这个波形的开始, 显示了在用户模式下的器件 在用户模式下, 和 处在逻辑高水平 当 被拉低时, 意味着一个重配置周期的开始 上电后,Cyclone IV 器件在 POR 延迟期间保持 低电平 (3) 上电后, 配置之前和配置期间, 处于低电平 (4) 配置完成后, 不可悬空 DCLK 驱动其至高或低, 取其方便而用 (5) DATA[7..0] 在配置完成后可用为用户 I/O 管脚, 管脚的状态取决于复用管脚的设置 表 8-12 列出了 Cyclone IV 器件的 FPP 配置时序参数 表 Cyclone IV 器件的 FPP 时序参数 (1/2)(1) 符号 t CF2CD t CF2ST0 t CFG t STATUS t CF2ST1 t CF2CK 参数 低电平到 低电平 低电平到 低电平 低脉冲宽度 低脉冲宽度 高电平到 高电平 高电平到 DCLK 的上升沿 Cyclone IV 最低 Cyclone IV E (3) Cyclone IV 最高 CycloneIVE (3) 单位 500 ns 500 ns 500 ns (4) µs 230 (5) µs 230 (4) µs Altera 公司 2011 年 11 月

45 Chapter 8: Cyclone IV 器件的配置和远程系统更新 8 45 配置 表 Cyclone IV 器件的 FPP 时序参数 (2/2)(1) 最低 最高 符号 参数 Cyclone IV Cyclone IV E (3) Cyclone IV CycloneIVE (3) 单位 高电平到 t ST2CK DCLK 的上升沿 DCLK 的上升沿后, t DH 数据保持时间 高电平 t CD2UM 到用户模式 (6) t CD2CU t CD2UMC 高电平到启用 CLKUSR 高电平到用户模式, 打开 CLKUSR 选项 t DSU DCLK 的上升沿之前, 数据建立时间 2 µs 0 ns µs 4 最大 DCLK 周期 t CD2CU + (3,192 CLKUSR 周期 ) 5 8 ns t CH DCLK 高时间 ns t CL DCLK 低时间 ns t CLK DCLK 周期 ns f MAX DCLK 频率 (7) MHz 表 8-12 注释 : (1) 这些是初始信息 应用于 1.2-V 核心电压的 Cyclone IV GX 和 Cyclone IV E 器件 (3) 应用于 1.0-V 核心电压的 Cyclone IV E 器件 (4) 如果您没有延迟通过延长 或 低脉冲宽度的配置, 这个值是适用的 (5) 如果您没有延迟保持外部 低电平的配置, 这个值是适用的 (6) 最低和最高的数量, 仅在您选择内部振荡器作为启动器件的时钟源时适用 (7) 1.0-V 核心电压的 Cyclone IV E 器件与 1.2-V 核心电压的 Cyclone IV GX 器件相比具有较慢的 F MAX JTAG 配置 JTAG 为边界扫描测试 (BST) 开发了一种规范 BST 架构所提供的性能, 有效地测试了 PCB 上组件的引线间距的严密性 在器件正常操作的情况下,BST 架构可以测试管脚的连接, 无需使用物理测试探针和采集功能数据 您也可以使用 JTAG 电路把配置数据移位到器件中 Quartus II 软件在 Quartus II 软件编程中使用下载电缆为 JTAG 配置自动生成.sof 文件 f 要了解关于 JTAG 边界扫描测试的详细信息, 请参阅 JTAG Boundary-Scan Testing for Cyclone IV Devices 章节 Altera 公司 2011 年 11 月