Intel Stratix 10配置用户指南

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2 内容 内容 1. Intel Stratix 10 配置概述 Intel Stratix 10 配置概述 配置和相关信号 Intel Stratix 10 器件中的 Intel 下载电缆支持配置 Intel Stratix 10 配置体系结构 安全器件管理器 (Secure Device Manager) 配置详细信息 配置流程图 Intel Stratix 10 配置时序图 对收发器 HPS PCIe High Bandwidth Memory (HBM2) 和 SmartVID 的额外时钟要求 Intel Stratix 10 配置管脚 SDM 管脚映射 MSEL 设置 器件配置管脚 设置其他配置管脚 使能复用管脚 设置配置时钟源 配置时钟 OSC_CLK_1 时钟输入 配置和编程文件 Intel Stratix 10 配置方案 Avalon-ST 配置 使能 Avalon-ST 器件配置 Avalon-ST 配置时序 Avalon-ST 单器件配置 RBF 配置文件格式 Avalon -ST 配置方案的调试指南 用于 Avalon -ST 配置方案的 IP:Intel FPGA Parallel Flash Loader II IP Core AS 配置 AS 单器件配置 使用多个串行闪存器件的 AS AS 配置时序 编程串行闪存器件 串行闪存布局 AS_CLK 主动串行配置软件设置 生成和编程 AS 配置编程文件 AS 配置方案的调试指南 从 SD MMC 进行配置 SD MMC 单器件配置 JTAG 配置 JTAG 单器件配置 JTAG 多器件配置

3 内容 JTAG 配置方案的调试指南 Stratix 10 配置功能 器件安全 通过协议配置 部分重配置 远程系统更新 远程系统更新功能描述 使用 AS 配置的远程系统更新 远程系统更新配置映像 远程系统更新配置顺序 执行 Non-HPS 远程系统更新功能的指南 命令和错误代码 操作命令 错误代码响应 远程系统更新闪存器件布局 配置固件指针模块 (PCB) 使用编程文件生成器生成远程系统更新映像文件 生成一个标准 RSU 映像 生成单一 RSU 映像 从 FPGA 内核实例进行远程系统更新 必要条件 创建初始闪存映像, 包含出厂映像的比特流和一个应用程序映像 使用初始远程系统更新映像对闪存进行编程 使用应用程序映像或出厂映像对器件进行重配置 添加应用程序映像 删除应用程序映像 Intel Stratix 10 调试指南 Intel Stratix 10 调试概述 与之前器件系列相比的配置管脚差异 配置文件格式差异 了解和处理配置管脚行为 nconfig nstatus CONF_DONE 和 INIT_DONE SDM_IO 管脚 存档 的文档修订历史

4 1. Intel Stratix 10 配置概述 1.1. Intel Stratix 10 配置概述 所有的 Intel Stratix 10 器件都包括一个安全器件管理器 (SDM), 用于管理 FPGA 配置和安全 SDM 对安全配置提供了一种故障安全, 经过严格认证的可编程安全模式 之前的 FPGA 系列包括一个固定状态机来管理器件配置 Intel Quartus Prime 软件还提供了一个灵活而强大的安全特性, 在远程和物理攻击下能够保护敏感数据, 知识产权以及器件本身 配置比特流认证确保了固件和配置比特流来自可信源 加密可防止知识产权被盗 Intel Quartus Prime 软件还压缩 FPGA 比特流, 从而减少了存储器的使用 Intel 从 FPGA 的角度描述配置方案 Intel Stratix 10 器件支持主动和被动配置方案 在主动配置方中,FPGA 充当主器件, 外部存储器充当从器件 在被动配置方案中, 外部主机充当主器件并对配置进行控制 FPGA 充当从器件 所有 Intel Stratix 10 配置方案都支持设计安全性, 远程系统升级和部分重新配置 要在被动配置方案中实现远程系统更新, 外部控制器必须存储并驱动配置比特流 Intel Stratix 10 器件支持以下配置方案 : Avalon Streaming ( Avalon -ST) JTAG Configuration via Protocol (CvP) Active Serial (AS) normal and fast modes Secure Digital and Multi Media Card (SD MMC) 表 1. Intel Stratix 10 配置数据宽度, 时钟速率和数据速率 Mbps 是 Megabits per second( 兆比特每秒 ) 的缩写 配置方案数据宽度 (bit) MSEL[2:0] Avalon -ST Passive JTAG Configuration via Protocol (CvP) x1, x2, x4, x8, x16 lanes 001 SD MMC 4/8 100 Active AS - fast mode AS - normal mode Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

5 1. Intel Stratix 10 配置概述 Avalon-ST Avalon -ST 配置方案对于 Intel Stratix 10 器件是一种新的被动配置方案 这种配置方案取代了早期器件系列中的快速被动并行 (FPP) 模式 对于 Intel Stratix 10 器件, Avalon -ST 是最快的配置方案 Avalon -ST 支持 x8 x16 和 x32 模式 x16 和 x32 bit 模式使用通用 I/Os (GPIOs) 进行配置 配置完成后, 您可以重新调整这些 GPIO 的用途 x8 bit 模式使用专用的 SDM I/O 管脚 Avalon -ST 在使用 AVST_READY 和 AVST_VALID 管脚进行背压 (backpressure) 支持方面不同于 FPP 配置 由于解压缩输入比特流所用的时间不同, 因此需要背压支持才能将数据传输到 Intel Stratix 10 器件 关于 Avalon -ST 的详细信息, 请参考 Avalon 接口规范 JTAG 您可以使用 JTAG 管脚对 Intel Stratix 10 器件进行配置 JTAG 端口提供了对很多有用工具和功能的无缝访问 除编程存储器外,JTAG 端口对于使用 Signal Tap 或 System Console 工具进行调试也很有用 JTAG 端口具有最高优先级并覆盖 MSEL 管脚设置 因此, 即便 MSEL 管脚指定了一个不同的配置方案, 您也可以通过 JTAG 对 Intel Stratix 10 器件进行配置, 除非出于安全原因禁用了 JTAG CvP CvP 使用一个外部的 PCIe* 主机器件作为 Root Port, 通过 PCIe 链路对 Intel Stratix 10 器件进行配置 您可以指定高达 x16 PCIe 链路 Intel Stratix 10 器件支持两种 CvP 模式,CvP init 和 CvP update CvP 初始化过程包括以下两步 : 1. CvP 配置 FPGA 外设映像, 包括 I/O 信息和 hard IP 模块 ( 包括 PCIe IP) 由于 PCIe IP 在外设映像中, 因此 PCIe 链路训练在内核架构配置前建立 CvP PCIe IP 的 PCIe 链路 2. 然后, 主机器件使用 CvP PCIe 链路对内核架构中设计进行配置 CvP 更新模式使用从之前的完整芯片配置或 CvP 初始化配置建立的 PCIe 链路来更新 FPGA 内核映像 Intel Stratix 10 进入用户模式后, 可以使用 CvP 更新模式重新配置 FPGA 架构 此模式具有以下优点 : 支持内核的重新编程来运行不同的算法 提供作为发布过程的一部分的标准更新的机制 为复杂系统中的不同组件定制内核处理 对于 CvP Init 以及 CvP Update 模式, 最大数据速率取决于 PCIe 生成和通道数量 关于详细信息, 请参考 Intel Stratix 10 Configuration via Protocol (CvP) Implementation User Guide 5

6 1. Intel Stratix 10 配置概述 AS 正常模式 Active Serial 或 AS x4 或 Quad SPI (QSPI) 是一种活动配置方案, 支持具有三字节和四字节寻址能力的闪存 配置固件需要三字节寻址 配置固件加载后,AS x4 闪存在配置过程的剩余部分使用四字节寻址 此模式支持 Intel 的串行闪存配置存储器解决方案和以下第三方闪存器件 : Micron MT25Q 512 megabytes (MB) Macronix MX66U 512 MB, 1 and 2 gigabytes (GB) Macronix MX25U 128 MB, 256 MB, and 512 MB Micron MT25QU 128 MB, 256 MB, 512 MB, 1 GB, and 2 GB 请参考 Supported CFI Flash Memory Devices 附录来获得所支持闪存器件的完整列表 AS 快速模式 AS 正常模式和快速模式之间的唯一区别是速度 当需要考虑配置时序时, 要使用 AS 快速模式 对于 PCIe 或者具有严格时序要求的其他系统而言, 使用此模式来满足 100 ms 的上电要求 在 AS 快速模式下,SDM 首先对外部 AS x4 闪存供电 电源必须能够对 Intel Stratix 10 器件和外部 AS x4 闪存器件提供同样快速的斜坡 (ramp up) 如果不满足此要求,SDM 将假定缺少存储器 因此, 配置会失败 请参考 Intel Stratix 10 Device Family Pin Connection Guidelines 和 AN692: Power Sequencing Considerations for Intel Cyclone 10 GX, Intel Arria 10, and Intel Stratix 10 Devices 了解更多信息 SD MMC SD MCC 是一种活动配置方案 Intel Stratix 10 SDM 可以从 SD MCC 卡启动配置 SD MMC 模式几乎与 AS x4 相同 区别在于 SD MMC 是可移除的, 并且遵循一个标准协议 此模式的优点在于成本, 容量, 可用性, 可移植性和兼容性 由于 Intel Stratix 10 器件运行在 1.8 V 上,SD MMC I/O 运行在 V 之间, 因此需要一个中间电压电平转换器 注意 : 当前版本不支持 SD MMC 配置方案 相关链接 支持的 CFI 闪存器件 ( 第 99 页 ) Intel Stratix 10 GX and SX Device Family Pin Connection Guidelines AN 692: Power Sequencing Considerations for Intel Cyclone 10 GX, Intel Arria 10, and Intel Stratix 10 Devices 器件配置 - 支持中心 Avalon 接口规范 Intel Stratix 10 Configuration via Protocol (CvP) 实现用户指南 Intel Stratix 10 器件数据表 (Core and HPS) 6

7 1. Intel Stratix 10 配置概述 配置和相关信号 下图显示了配置接口以及与配置相关的器件功能 深蓝色的管脚使用专用的 SDM I/O 黑色的管脚使用通用 I/O (GPIO) 红色的管脚是专用的 JTAG I/O 您可以使用 Intel Quartus Prime 软件中的 Device > Configuration > Device and Pin Options 对话框指定 SDM I/O 管脚功能 图 1. Intel Stratix 10 配置接口 Configuration Control JTAG Remote System Update (RSU) Security nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] TCK TDO TMS TDI DIRECT_TO_FACTORY VCCFUSEWR_SDM VCCBAT Intel Stratix 10 PWRMGT_SDA PWRMGT_SCL PWRMGT_ALERT SDMCC AS x4 (QSPI) Avalon-ST x8 Avalon-ST x16 or x32 CvP Select One Smart VID 本用户指南对图中显示的大部分接口进行了谈论 请参考 Intel Stratix 10 Configuration via Protocol (CvP) Implementation User Guide 和 Intel Stratix 10 Power Management User Guide 了解关于这些功能的详细信息 相关链接 SDM 管脚映射 ( 第 15 页 ) Intel Stratix 10 Configuration via Protocol (CvP) 实现用户指南 Intel Stratix 10 电源管理用户指南 Intel Stratix 10 器件中的 Intel 下载电缆支持配置 您可以使用 Intel 提供的以下电缆将您的设计下载到 PCB 上的 Intel Stratix 10 器件中 下载电缆通过 Intel Quartus Prime Programmer 提供详细的调试信息来支持原型设计活动 对于使用 Signal Tap logic analyzer 和 System Console 的高级调试, 必须使用 Intel 下载电缆 表 2. Intel Stratix 10 支持的下载电缆性能 下载电缆协议支持 Intel Stratix 10 器件与 PCB 的电缆连接 Intel FPGA Download Cable II ( 之前的 USB-Blaster II) Intel FPGA Ethernet Cable ( 之前的 EthernetBlaster II) JTAG, AS JTAG, AS 10 针母插头 3M Part number: UB 10 针母插头 关于下载电缆的详细信息, 请参考 Intel FPGAs and Programmable Devices / Download Cables 该网页包含了表 2 ( 第 7 页 ) 中所列出的所有电缆的用户指南的链接 7

8 1. Intel Stratix 10 配置概述 1.2. Intel Stratix 10 配置体系结构 Secure Device Manager (SDM) 是一个基于三冗余处理器的模块, 用于管理 Intel Stratix 10 器件的配置和安全功能 所有的 Intel Stratix 10 FPGA 和 SoC 器件都包含 SDM 下面的结构图显示了 Intel Stratix 10 配置体系结构, 包括以下模块 : Secure Device Manager (SDM): 后面部分涵盖了关于 SDM 的详细信息 配置网络 (configuration network):sdm 使用此专用的并行配置网络将配置比特流分配给 Local Sector Managers (LSMs) 您无法访问此网络 LSMs:LSM 是一个微处理器 每个配置扇区均包含一个 LSM LSM 解析配置比特流并为其扇区配置逻辑单元 配置完成后, 微处理器执行以下功能 : 监视扇区级上的单粒子反转 (single event upset) 处理对 SEU 的响应 实时执行散列或完整性检查 Intel Stratix 10 变体的特定模块 : 除了 FPGA 逻辑外,SX 器件还包括硬核处理器系统 (HPS) 除了 FPGA 逻辑外,MX 器件还包括 High Bandwidth Memory (HBM) GX 器件包括 FPGA 逻辑和 L- and H-Tile 收发器 TX 器件包括 FPGA 逻辑和 E- and H-Tile 收发器 图 2. Intel Stratix 10 配置体系结构的结构图 Intel Stratix 10 FPGA Secure Device Manager SDM Pins Dual Purpose IO Configuration Network Local Sector Manager (LSM) Configuration Sector Configurable Network Interface Local Sector Manager (LSM) Configuration Sector Intel Stratix 10 SX Blocks Intel Stratix 10 MX Blocks Intel Stratix 10 GX Blocks Intel Stratix 10 TX Blocks Intel Stratix 10 器件系列中的其他模块 : SX: 包括 Hard Processor System MX: 包括 High-Bandwidth Memory GX: General Purpose FPGA TX: 包括 High-Bandwidth XCVRs Local Sector Manager (LSM) Configuration Sector Local Sector Manager (LSM) Configuration Sector 8

9 1. Intel Stratix 10 配置概述 安全器件管理器 (Secure Device Manager) SDM 包括外设, 加密 IP 和传感器, 引导 ROM, 三冗余锁步处理器以及下框中所示的其他模块 SDM 执行并管理以下安全功能 : 配置比特流认证 : 启动上电后,SDM 三冗余锁步处理器运行引导 ROM 中的代码 引导 ROM 代码验证 Intel 生成的配置比特流, 确保配置比特流来自可信源 加密 : 加密可保护配置比特流或机密数据免受未经授权的第三方访问 旁道攻击保护 (side channel attack protection): 旁道攻击保护可防止非侵入式攻击下的 AES 密钥和机密数据 完整性检查 : 完整性检查可验证意外事件是否未破坏配置比特流 即使未启用验证, 此功能也处于活动状态 图 3. SDM 结构图 FPGA Core SDM Communication Hub SEU Detection CRAM Boot ROM Secure Device Manager Lockstep Processors MCU MCU MCU Sensors Temperature Chip ID Voltage Stratix 10 Serial Flash Mailbox Client IP Partial Reconfiguration (PR) IP External PR Controller IP Temperature Sensor Voltage Sensor Dual-Purpose I/O Pins PCIe Link SDM Pins PCIe Hard IP JTAG Pins Peripherals SmartVID AS Avalon-ST Sink SDMMC Crypto IP AES 256 SHA 256/384 ECDSA 256/384 Decompression JTAG Mailbox Configuration Network Interface Key Vault PUF BBRAM Fuse HPS To Configuration Sectors for FPGA configuration Key Hard IP in SDM External Hard IP Soft IP 以下是 SDM 控制的其他功能的概述 : Power Management 模块由一个电压和温度传感器组成, 当选择了 -V 器件时, 此模块通过一个外部的 PMBus 稳压器来使能 SmartVID 功能 AES/SHA 和其他 Crypto Accelerator 模块实现安全配置和引导 Key Vault 提供易失性和非易失性加密密钥存储 为了减轻潜在的旁道 (side-channle) 攻击, 使用密钥的加密函数要求密钥具有特殊的硬件存储机制 关于详细信息, 请参考 Intel Stratix 10 Device Security User Guide AS 和 SD MMC 配置闪存控制器通过专用 SDM 管脚使能活动配置方案 9

10 1. Intel Stratix 10 配置概述 x8 Avalon -ST 配置方案 SDM I/O 管脚 x16 和 x32 Avalon -ST 配置方案使用专用 SDM I/O 管脚和复用 I/O 管脚 关于详细信息, 请参考 SDM Pin Mapping 为减少配置文件大小和支持更小的存储器容量以及实现更快的配置, Intel Quartus Prime 软件对配置数据进行了压缩 Intel Stratix 10 器件压缩配置比特流 您无法禁用此功能 SDM 中的解压缩模块对加密和非加密的配置文件进行解压缩 Intel Stratix 10 器件中包含一个特定的 PCIe 模块, 支持 CvP 相关链接 SDM 管脚映射 ( 第 15 页 ) 10

11 2. 配置详细信息 2.1. 配置流程图 Device Clean nconfig = LOW nconfig = LOW CONF_DONE = HIGH nconfig All configuration SDM = HIGH data received Power-On Idle Configuration Pass Startup nconfig = LOW User Mode nstatus = LOW Pulse Device Clean Configuration fail Error 以下部分提供了有关每种配置状态的信息 : 上电 (Power UP) 根据 Intel Stratix 10 Power Management User Guide 中的规范进行上电 V CCERAM 是第一个电源,V CCR 是第二个电源,V CCIO_SDM 是最后一个电源 电源达到操作电压后, 器件的 Power on Reset (POR) 置位 电源达到跳闸电压后,POR 置低 在电源达到操作电压之前, 外部电源斜坡 (ramp) 不得慢于最小斜坡速率 (ramping rate) 大多数 SDM_IO 管脚保持在弱上拉状态 SDM_IO0,SDM_IO8,SDM_IO16 管脚保持在低电平状态 SDM 启动 (SDM Startup) SDM 运行存储在 SDM 内部引导 ROM 中的固件 引导 ROM 验证 Intel 生成的配置比特流 SDM 在上电期间对 MSEL 管脚进行采样 如果 MSEL 设置为 JTAG, 那么 SDM 保持在 Startup 状态 空闲 (Idle) 在外部主机通过将 nconfig 管脚从低电平驱动为高电平来启动配置之前,SDM 一直保持在 IDLE 状态, 或者,SDM 在退出错误状态后进入空闲状态 SDM 读取 nconfig 管脚状态 如果 nconfig 管脚为高电平并且出现配置错误, 那么 SDM 会驱低 nstatus 管脚 1 ms ±50% 之后,nSTATUS 一直保持高电平, 直到外部源驱低 nconfig 管脚 nconfig 被驱低后,SDM 驱低 nstatus SDM 现在处于空闲状态 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

12 2. 配置详细信息 配置开始 (Configuration Start) SDM 接收来自源配置比特流的配置数据并执行认证, 解密和解压缩 SDM 配置 FPGA 架构 当 nstatus 管脚为高电平时, 配置开始 nconfig 管脚在配置期间和用户模式下保持高电平 配置通过 (Configuration Pass) SDM 完成器件配置后进入 Pass 状态 配置成功完成后, Intel Stratix 10 器件驱高 CONF_DONE 或者 INIT_DONE 管脚 器件不在用户模式下 配置错误 (Configuration Error) nstatus 管脚 LOW 上的一个 1ms ± 50% 的低脉冲表明出现配置错误 低脉冲指示错误后, 如果 nconfig 管脚保持高电平, 那么 SDM 将驱高 nstatus 管脚 这些独特的管脚条件表明配置错误 出现错误后, 如果 nconfig 一直保持低电平, 直到外部主机驱高 nconfig 管脚, 那么 SDM 进入 Idle 状态 用户模式 (User Mode) SDM 在初始化内部寄存器后驱高 INIT_DONE 管脚, 并将 GPIO 管脚从高阻抗状态释放 器件进入用户模式 整个器件不会在同一时刻进入用户模式 nconfig 应该在用户模式下保持高电平 外部主机驱低 nconfig 来启动重配置 然后, nconfig 上的一个上升沿启动重配置 器件清理 (Device Clean) 器件清理 (device cleaning) 清除所有配置数据 设计停止运行 Intel Stratix 10 器件驱低 CONF_DONE 和 INIT_DONE 当器件清理 (device cleaning) 完成后,nSTATUS 管脚变为低电平 JTAG 配置 注意 : 注意 : 除了上电和 SDM 启动状态之外, 您可以随时从任何状态执行 JTAG 配置 Intel Stratix 10 取消先前的配置并接受来自 JTAG 接口的重配置数据 在 JTAG 配置期间,nCONFIG 信号必须保持在稳定或低电平状态 nconfig 信号上的一个下降沿将取消 JTAG 配置 SDM 仅在上电时对 MSEL 管脚进行采样, 并使用上电时指定的配置方案启动比特流配置 相关链接 Booting and Configuration in the Intel Stratix 10 Hard Processor System Technical Reference Manual 2.2. Intel Stratix 10 配置时序图 SDM 驱动 Intel Stratix 10 器件配置 12

13 2. 配置详细信息 图 4. 配置, 重配置和错误时序图 nconfig Power on Reset Initial Configuration Reconfiguration Configuration Error 3 1 Reconfiguration triggered 4 3 nstatus 3 5 CONF_DONE 4 1 INIT_DONE 5 User I/Os 1 MSEL[2:0] Sample Config State Power -On SDM Start Idle Configuration 2 Initialization User Mode Device Clean 2 Idle Configuration Error Idle 2 Power Down Power Supply Status Group 1 Supply Up Group 2 Supply Up Group 3 Supply Up Group 3 Down Group 2 Down Group 1 Down 初始配置时序 图中的第一部分显示了正常上电复位后初始配置的预期时序 nconfig 和 nstatus 信号的初始状态为低电平 时序图中的初始配置部分中的数字标记以下事件 : 1. SDM 启动并采样 MSEL 信号以确定指定的 FPGA 配置方案 在下一次上电之前,SDM 不再对 MSEL 管脚进行采样 2. 当 nconfig 信号为低电平时,SDM 在引导后进入空闲模式 3. 当外部主机驱高 nconfig 信号时,SDM 启动配置 SDM 驱高 nstatus 信号, 表示 FPGA 配置的开始 SDM 接收在 Step 1 采样的 MSEL 值的接口上的配置比特流 4. SDM 驱高 CONF_DONE 信号, 表示配置成功 5. 当 Intel Stratix 10 器件置位 INIT_DONE 时,FPGA 进入用户模式 GPIO 管脚退出高阻抗状态 整个器件不会在同一时刻进入用户模式 重配置时序 时序图的第二个部分显示了 Intel Stratix 10 器件重配置 请注意, 重配置假定您尚未更改 MSEL 设置 如果您在上电后更改了 MSEL 设置, 那么必须重新启动 Intel Stratix 10 器件 重新启动会在重配置器件前强制 SDM 对 MSEL 管脚进行采样 时序图中的 Reconfiguration 部分中的数字标记以下事件 : 1. 外部主机驱低 nconfig 信号 2. SDM 启动器件清理 (device cleaning) 3. 当器件清理 (device cleaning) 完成后,SDM 驱低 nstatus 信号 4. 外部主机驱高 nconfig 信号以启动重配置 5. SDM 驱高 nstatus 信号, 表示器件已准备好进行重配置 13

14 2. 配置详细信息 配置错误 (Configuration Error) 时序图中的 Reconfiguration Error 部分中的数字标记以下事件 : 1. SDM 驱低 nstatus 信号 1 ms ±50% 以指示一个配置错误 如果 Intel Stratix 10 器件没有置位 CONF_DONE, 则表明没有成功地完成配置 2. SDM 进入错误状态 3. SDM 进入空闲状态 外部主机置低 nconfig 通过在 nconfig 上驱动一个从低电平到高电平的跳变, 就可以对器件进行重配置 您还可以按照下面的器件断电顺序对器件进行重启 (power cycling) 电源状态 (Power Supply Status) 上电复位 (power-on reset, POR) 保持 Intel Stratix 10 器件在复位状态, 直到电源输出在推荐的操作范围内 t RAMP 定义最大电源斜坡时间 如果 POR 没有满足 t RAMP 时间, 那么 Intel Stratix 10 器件 I/O 管脚和编程寄存器将保持三态 (tri-stated) 关于 POR 的详细信息, 请参考 Intel Stratix 10 Power Management User Guide 关于 t RAMP 的详细信息, 请参考 Intel Stratix 10 datasheet 相关链接 IntelStratix 10 电源管理用户指南 Intel Stratix 10 器件数据表 (Core and HPS) Intel Stratix 10 中的配置完成前应该门控 (gate) 用户逻辑中的时钟和复位吗? 2.3. 对收发器 HPS PCIe High Bandwidth Memory (HBM2) 和 SmartVID 的额外时钟要求 Intel Stratix 10 器件对收发器 HPS PCIe SmartVID 和 High Bandwidth Memory (HBM2) IP 有额外的时钟要求 请遵循以下准则以确保成功进行器件配置和重配置 : 对于包括高带宽存储器 (HBM2) IP 或使用收发器的任何 IP 的设计, 必须在器件配置开始之前为器件提供自由运行且稳定的参考时钟 所有收发器电源必须处于所要求的电压 注意 : 收发器必须有自己的电源 您可以使用 V CC 和 V CCP 电源进行初始收发器测试 但是, 由于收发器校准无法完成, 因此最终器件配置会失败 对于 HPS, 在配置之前必须有 HPS 时钟和 HPS DDR 时钟, 并且保持稳定 对于 SmartVID 器件, 请参考 Intel Stratix 10 电源管理用户指南中的 Intel Stratix 10 电源管理和 VID 接口实施指南章节 本章提供有关分配 VID Operation mode,pmbus 模式管脚,PWRMGT_SCL,PWRMGT_SDA 和 PWRMGT_ALERT 以及所需软件设置的说明 在 Intel Stratix 10 器件上使用收发器的设计必须在配置开始之前对 OSC_CLK_1 管脚提供外部自由运行稳定的参考时钟输入 14

15 2. 配置详细信息 2.4. Intel Stratix 10 配置管脚 SDM 管脚映射 Intel Stratix 10 使用 SDM 管脚进行器件配置 SDM 管脚可用于配置和其他功能 ; 例如 : 电源管理 在 Intel Quartus Prime 软件中, 使用 Device > Configuration > Device and Pin Options 对话框对 SDM I/O 管脚功能进行指定 关于其他功能的详细信息, 请参考 Intel Stratix 10 Device Pinouts 和 Intel Stratix 10 Pin Connection Guidelines 表 3. SDM 管脚映射 SDM 管脚 MSEL 功能配置源功能选择其他功能 Avalon-ST x8 AS SD/MMC SDM_IO0 INIT_DONE PWRMGT_SCL PWRMGT_ALERT DIRECT_TO_FAC TORY SEU_ERROR SDM_IO1 AVSTx8_DATA2 AS_DATA1 SDMMC_CFG_DATA1 SDM_IO2 AVSTx8_DATA0 AS_CLK SDMMC_CFG_DATA0 SDM_IO3 AVSTx8_DATA3 AS_DATA2 SDMMC_CFG_DATA2 SDM_IO4 AVSTx8_DATA1 AS_DATA0 SDMMC_CFG_CMD SDM_IO5 MSEL0 AS_nCSO0 SDMMC_CFG_CCLK CONF_DONE, INIT_DONE SDM_IO6 AVSTx8_DATA4 AS_DATA3 SDMMC_CFG_DATA3 SDM_IO7 MSEL1 AS_nCSO2 SDM_IO8 AVST_READY (1) AS_nCSO3 SDMMC_CFG_DATA4 SDM_IO9 MSEL2 AS_nCSO1 SDM_IO10 AVSTx8_DATA7 SDMMC_CFG_DATA7 DIRECT_TO_FAC TORY SEU_ERROR SDM_IO11 AVSTx8_VALID PWRMGT_SDA DIRECT_TO_FAC TORY SEU_ERROR SDM_IO12 PWRMGT_SDA PEWRMGT_ALERT DIRECT_TO_FAC TORY 继续... (1) AVST_READY 适用于 Avalon-ST x8 x16 和 x32 配置方案 15

16 2. 配置详细信息 SDM 管脚 MSEL 功能配置源功能选择其他功能 Avalon-ST x8 AS SD/MMC SDM_IO13 AVSTx8_DATA5 SDMMC_CFG_DATA5 DIRECT_TO_FAC TORY SEU_ERROR SDM_IO14 AVSTx8_CLK PWRMGT_SDA DIRECT_TO_FAC TORY SDM_IO15 AVSTx8_DATA6 SDMMC_CFG_DATA6 DIRECT_TO_FACT ORY SEU_ERROR SDM_IO16 CONF_DONE INIT_DONE PWRMGT_SDA DIRECT_TO_FAC TORY SEU_ERROR 相关链接 MSEL 设置 Intel Stratix 10 Device Pinouts MSEL[2:0] 管脚设置 Intel Stratix 10 器件的配置方案 根据配置方案的 MSEL[2:0] 设置要求, 使用 4.7-kΩ 电阻将 MSEL[2:0] 管脚上拉至 V CCIO_SDM, 或者下拉接地 在 Intel Quartus Prime 中的 Device and Pin Options 对话框的 Configuration 页面中也可以指定配置方案 图 5. MSEL 上拉和下拉电路图 VCCIO_SDM MSEL[0] RUP 4.7kΩ OR RDN 4.7kΩ MSEL[0] 表 4. Intel Stratix 10 器件每种配置方案的 MSEL 设置 配置方案 MSEL[2:0] Avalon-ST (x32) 000 Avalon-ST (x16) 101 Avalon-ST (x8) 110 AS (Fast 模式 for CvP) (2) 001 继续... 16

17 2. 配置详细信息 配置方案 MSEL[2:0] AS (Normal 模式 ) 011 SD/MMC x4/x8 100 JTAG only (3) 111 相关链接 器件配置管脚 Intel Stratix 10 GX and SX Device Family Pin Connection Guidelines POR Specifications in Intel Stratix 10 Device Datasheet 所有配置方案对 Intel Stratix 10 配置时序图 ( 第 12 页 ) 中显示的标准控制信号都使用相同的专用管脚 对于以下信号, 没有专用的管脚 : PR_REQUEST PR_ERROR PR_DONE CvP_CONFDONE SEU_ERROR DIRECT_TO_FACTORY 您可以对 CvP_CONFDONE,DIRECT_TO_FACTROY 和 SEU_ERROR 管脚使用未被使用的 SDM I/O 管脚 GPIO 只能用于 PR_REQUEST,PR_ERROR 和 PR_DONE 管脚 ( 通过在 Intel Quartus Prime 软件中对它们进行指定并连接到 Partial Reconfiguration External Configuration Controller Intel Stratix 10 FPGA IP) 表 5. Intel Stratix 10 器件配置管脚 配置功能配置方案方向供电支持 TCK (4) JTAG 输入 V CCIO_SDM TDI (4) JTAG 输入 V CCIO_SDM TMS (4) JTAG 输入 V CCIO_SDM TDO (4) JTAG 输出 V CCIO_SDM nstatus 所有方案输出 V CCIO_SDM nconfig 所有方案输入 V CCIO_SDM 继续... (2) 如果使用 AS Fast 模式, 并且不用考虑 100ms PCIe 链接, 那么仍必须在 18 ms 内上电 VCCIO_SDM 电源 这个 ramp-up 要求是为了确保当 Intel Stratix 10 器件开始访问 AS x4 器件时, 它能够在操作电压范围内 (3) JTAG 配置支持所有 MSEL 设置, 除非为安全考虑而禁用 (4) JTAG 管脚可以访问 Intel Stratix 10 SoC 器件中的 HPS JTAG 链 17

18 2. 配置详细信息 配置功能配置方案方向供电支持 MSEL[2:0] (5) 所有方案输入 V CCIO_SDM CONF_DONE (6) 所有方案输出 V CCIO_SDM INIT_DONE (7) 所有方案输出 V CCIO_SDM OSC_CLK_1 所有方案输入 V CCIO_SDM AS_nCSO[3:0] AS 输出 V CCIO_SDM AS_DATA[3:0] AS 双向 V CCIO_SDM AS_CLK AS 输出 V CCIO_SDM AVST_READY Avalon-ST x8/x16/32 输出 V CCIO_SDM AVSTx8_DATA[7:0] Avalon-ST x8 输入 V CCIO_SDM AVSTx8_VALID Avalon-ST x8 输入 V CCIO_SDM AVSTx8_CLK Avalon-ST x8 输入 V CCIO_SDM AVST_DATA[31:0] (8) Avalon-ST x16/x32 输入 V CCIO AVST_VALID (8) Avalon-ST x16/x32 输入 V CCIO AVST_CLK (8) Avalon-ST x16/x32 输入 V CCIO SDMMC_CFG_CMD SD/MMC 输出 V CCIO_SDM SDMMC_CFG_DATA[7:0] SD/MMC 双向 V CCIO_SDM SDMMC_CFG_CCLK SD/MMC 输出 V CCIO_SDM 配置管脚 I/O 标准和驱动强度 表 6. Intel Stratix 10 配置管脚 I/O 标准和驱动强度 配置管脚功能 方向 I/O 标准 驱动强度 (ma) TDO 输出 1.8V LVCMOS 8 TMS 输入 Schmitt Trigger Input TCK 输入 Schmitt Trigger Input TDI 输入 Schmitt Trigger Input nstatus 输出 1.8V LVCMOS 8 OSC_CLK_1 输入 Schmitt Trigger Input 继续... (5) MSEL[2:0] 管脚是复用的 未使用的 MSEL[2:0] 管脚可分配给其他功能, 例如 : 电源管理或者非专用配 置管脚 (6) (7) (8) 在 Intel Quartus Prime 软件中使能 CONF_DONE 管脚功能 使用 Parallel Flash Loader (PFL) II 的 Avalon -ST 配置方案需要此管脚 在 Intel Quartus Prime 软件中使能 INIT_DONE 管脚功能 此管脚对于所有配置方案是可选的 这些是复用配置管脚 在用户模式下, 这些管脚可作为 GPIO 使用 18

19 2. 配置详细信息 配置管脚功能 方向 I/O 标准 驱动强度 (ma) nconfig 输入 Schmitt Trigger Input SDM_IO[16:0] I/O Schmitt Trigger Input or 1.8V LVCMOS 8 所有其他配置管脚 I/O Schmitt Trigger Input or 1.8V LVCMOS 8 未使用的 SDM 管脚 在 Intel Quartus Prime 软件中可以对未使用的 SDM 管脚指定其他功能 表 7. 额外的配置管脚 注意 : 为避免假信号指示成功配置, Intel 建议对 CONF_DONE 和 INIT_DONE 管脚包括一个外部弱下拉电阻 管脚功能可能的设置建议的设置功能描述 CONF_DONE SDM_IO5 (9) SDM_IO16 INIT_DONE SDM_IO0 SDM_IO16 SDM_IO5 (10) SDM_IO16 SDM_IO0 使您能够监控器件配置是否完成 上电过程中,SDM 启动和配置阶段, 此管脚被拉至低电平 成功配置后, Intel Stratix 10 器件将此管脚驱高 使您能够监控器件初始化是否完成 上电过程中,SDM 启动, 配置和初始化阶段, 此管脚被拉至低电平 成功初始化后, Intel Stratix 10 器件将此管脚驱高 SDM 也可用于 -V 器件的 SmartVID 电源管理功能 当使用 SmartVID 功能时也必须设置正确的 Power Management Bus (PMBus) 设置 关于管脚分配和 PMBus 设置的详细信息, 请参考 Intel Stratix 10 电源管理用户指南 相关链接 Intel Stratix 10 电源管理用户指南 设置其他配置管脚 在 Intel Quartus Prime 软件中对 CONF_DONE 和 INIT_DONE 功能使能和分配 SDM 管脚 请按照下面步骤对其他配置管脚进行分配 : 1. 在 Assignments 菜单上, 点击 Device 2. 在 Device and Pin Options 对话框下, 选择 Configuration 类别, 并点击 Configuration Pins Options 3. 在 Configuration Pin 窗口中, 使能并分配想要使能的配置管脚 (9) (10) 当只使用 Avalon-ST x8 和 x32 方案时, 可以将 CONF_DONE 设置为 SDM_IO5 当只使用 Avalon-ST x8 和 x32 方案时, 可以将 INIT_DONE 设置为 SDM_IO5 19

20 2. 配置详细信息 4. 点击 OK, 关闭 Configuration Pin 对话框 使能复用管脚 AVST_CLK AVST_DATA[15:0] AVST_DATA[31:16] 和 AVST_VALID 都是复用管脚 器件一旦进入用户模式, 这些管脚就可以用作 GPIO 或者三态输入 (tri-state input) 如果将这些管脚用作 GPIO, 那么要进行以下赋值 : 将 I/O bank 的 V CCIO 设在 1.8V 对这些管脚赋予 1.8V I/O 标准 按照下面步骤将这些设置赋予复用管脚 : 1. 在 Assignments 菜单上, 点击 Device 2. 在 Device and Pin Options 下选择 Dual-Purpose Pins 类别 3. 在 Dual-purpose pins 表的 Value 列下设置管脚的功能性 20

21 2. 配置详细信息 4. 点击 OK, 关闭 Device and Pin Options 2.5. 设置配置时钟源 您必须通过选择内部振荡器或者具备支持频率的 OSC_CLK_1 来指定配置时钟源 默认情况下, SDM 使用内部振荡器进行器件配置 要到达最快配置, 需指定一个 OSC_CLK_1 时钟源 按照下面步骤对配置时钟源进行选择 : 1. 指定一个 OSC_CLK_1 时钟源, 以实现最快配置 在 Assignments 菜单上点击 Device 2. 在 Device and Pin Options 下选择 General 类别 3. 从 Configuration clock source 下拉菜单指定配置时钟源 4. 点击 OK, 关闭 Device and Pin Options 相关链接 OSC_CLK_1 时钟输入 ( 第 22 页 ) 21

22 2. 配置详细信息 2.6. 配置时钟 OSC_CLK_1 时钟输入 当通过一个外部时钟源驱动 OSC_CLK_1 输入时钟, 并在 Intel Quartus Prime 软件中使能 OSC_CLK_1 时, 器件会加载大部分的 250 MHz 配置比特流 除了 OSC_CLK_1( 以 MHz 运行配置进程 ), Intel Stratix 10 器件还包括一个内部振荡器 Intel Stratix 10 总是使用此内部振荡器对比特流的第一个部分 ( 大约 200 kilobyte (KB)) 进行加载 SDM 可使用任何一种时钟源进行剩下的器件配置 如果使用内部振荡器, 那么 OSC_CLK_1 可保持在未连接状态 注意 : 当选择 OSC_CLK_1 作为配置的时钟源时, 在以下情况下器件配置可能会失败 :l 无法驱动 OSC_CLK_1 管脚 以不正确的频率驱动 OSC_CLK_1 管脚 选择以下其中一个输入参考时钟频率驱动 OSC_CLK_1 管脚 : Intel Stratix 10 器件增加 OSC_CLK_1 源时钟频率以生成一个 250 MHz 时钟用于配置 使用 OSC_CLK_1 源可以实现最快的可能配置 关于完成此任务的说明, 请参考 Setting Configuration Clock Source l 相关链接 Intel Stratix 10 L- and H-Tile Transceiver PHY User Guide Intel Stratix 10 E-Tile Transceiver PHY User Guide Intel Stratix 10 External Memory Interfaces IP User Guide 设置配置时钟源 ( 第 21 页 ) 22

23 2. 配置详细信息 2.7. 配置和编程文件 Intel Stratix 10 配置和外部闪存编程包括多种文件类型和工具 图 6. Intel Quartus Prime 的配置和编程所支持的文件和工具的概览 Quartus Prime Compilation RBF 3rd Party Programmer SOF Quartus Prime Convert Programming File RPD 3rd Party Programmer JIC Quartus Prime Programmer POF Flash AS x4 Memory JIC JAM/ JBC JAM Player or 3rd Party JAM Player JTAG Intel Stratix 10 External Host SVF JTAG Debugger or 3rd Party JTAG Programmer 表 8. 支持的编程和配置文件格式 文件格式 说明 SRAM 目标文件 (.sof/sof) 原始二进制文件 (.rbf/rbf) 程序目标文件 (.pof/pof) JTAG 间接配置文件 (.jic/jic) 原始编程数据文件 (.rpd/rpd) JTAG 配置的配置文件 用于第三方数据源 CVP 部分重配置或 HPS 数据源的配置文件 使用 Intel Quartus Prime Programmer 进行 AS 和 Avalon-ST 配置的串行闪存和外部闪存编程文件 使用 Intel Quartus Prime Programmer 进行 AS 配置的串行闪存编程文件 使用第三方 programmer 进行 AS 配置的串行闪存编程文件 JAM 标准测试和编程语言格式 (.jam/jam) JAM 字节码 (.jbc/jbc) 用于第三方 JTAG 主机的配置文件 串行矢量格式 (.svf/svf) 23

24 2. 配置详细信息 相关链接 Can I use 3rd party QSPI flash devices for Active Serial configuration of Intel Stratix 10 devices? 使用 Command-Line Jam STAPL Solution 进行器件编程 Intel FPGA IP for Configuration - Support Center 24

25 3. Intel Stratix 10 配置方案 3.1. Avalon-ST 配置 Avalon -ST 配置方案是 Intel Stratix 10 器件中一种新的配置方案, 取代了之前器件系列中的 FPP 模式 Avalon -ST 配置方案是被动的 对于 Intel Stratix 10 器件而言, Avalon -ST 是最快的配置方案 此配置方案使用一个外部主机 ( 例如 : 微处理器, MAX II, MAX V 或 Intel MAX 10 器件 ) 来驱动配置 此外部主机控制从外部存储器 ( 例如 : 闪存 ) 到 FPGA 的配置数据的传输 控制配置进程的设计存储在外部主机中 PFL II IP core 与 MAX II, MAX V 或者 Intel MAX 10 器件一起使用可作为主机对闪存中的配置数据进行读取并对 Intel Stratix 10 器件进行配置 表 9. Avalon -ST 配置数据位宽, 时钟速率和数据速率 协议数据位宽 (bits) 最大时钟速率最大数据速率 MSEL[2:0] MHz 4000 Mbps 000 Avalon -ST MHz 2000 Mbps MHz 1000 Mbps 110 关于配置时序评估, 请参考 Intel Stratix 10 Datasheet Avalon -ST 配置方案支持以下配置方法 : CPLD, 具备 PFL II 和通用闪存接口 (CFI) 闪存 外部主机, 通常是微处理器, 具备外部存储器 注意 : Intel PFL II IP core 可用作配置主机 如果使用一个第三方微处理器, 那么请参考 Avalon Interface Specifications 中的 Avalon Streaming Interfaces 来了解协议详细信息 相关链接 Avalon 接口规范 Intel Stratix 10 器件特性提供一个计划在未来版本中包括的 Intel Stratix 10 器件特性的列表 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

26 3. Intel Stratix 10 配置方案 使能 Avalon-ST 器件配置 在 Intel Quartus Prime 软件中使能 Avalon -ST 器件配置方案 按照下面步骤对器件配置指定一个 Avalon -ST 接口 1. 在 Assignments 菜单上, 点击 Device 2. 在 Device and Pin Options 对话框中选择 Configuration 类别 3. 在 Configuration 窗口中, 在 Configuration scheme 下拉列表中选择相应的 Avalon - ST 总线宽度 4. 点击 OK, 关闭 Device and Pin Options 对话框 Avalon-ST 配置时序 开始配置前, 通过对 nconfig 管脚进行从高 - 低 - 高电平的翻转来触发器件清理 (device cleaning) 这些 nconfig 跳变也将器件返回到配置状态 图 7. Avalon-ST 总线时序波形 AVST_CLK AVST_READY AVSTx8_VALID or AVST_VALID AVSTx8_DATA[7:0 AVST_DATA[15:0] AVST_data[31:0]] data0 data1 data2 data3 must deassert within 6 cycles 用于 Intel Stratix 10 器件的配置文件可以被高度压缩 配置期间, 器件内部比特流的解压缩要求主机在发送更多数据之前暂停 当器件准备好接受数据时, Intel Stratix 10 器件会置位 AVST_READY 信号 只有当 nstatus 管脚为高电平时,AVST_READY 信号才有效 此外, 主机必须通过监控 AVST_READY 信号来处理背压 (backpressure), 并且可以在 AVST_READY 信号置位后的任何时候置位 AVST_VALID 信号 主机在整个配置过程中必须要对 AVST_READY 信号进行监控 26

27 3. Intel Stratix 10 配置方案 由 Intel Stratix 10 器件发送到主机的 AVST_READY 信号不同步于 AVSTx8_CLK 或者 AVST_CLK 要成功配置 Intel Stratix 10 器件, 主机必须遵循以下约束 : AVST_READY 信号置低后, 包括由 2-stage register synchronizer 产生的延迟, 主机一定不要驱动 6 个以上的数据 主机必须使用 2-stage register synchronizer 将 AVST_READY 信号同步到 AVST_CLK 信号 以下是 2-stage register synchronizer 的 Register Transfer Level (RTL) 实例代码 : avst_clk or negedge reset_n) begin if (~reset_n) begin fpga_avst_ready_reg1 <= 0; fpga_avst_ready_reg2 <= 0; else fpga_avst_ready_reg1 <= fpga_avst_ready; fpga_avst_ready_reg2 <= fpga_avst_ready_reg1; end end 其中 : AVST_CLK 信号来自 PFL II IP 或者 Avalon -ST 控制器逻辑 fpga_avst_ready 是来自 Intel Stratix 10 器件的 AVST_READY 信号 fpga_avst_ready_reg2 信号是 AVST_READY 信号, 同步于 AVST_CLK 您必须要正确约束主机上的 AVST_CLK 和 AVST_DATA 信号 对主机和 Intel Stratix 10 器件之间的这两个信号执行时序分析, 以确保符合 Avalon-ST 配置时序规范 关于时序规范的详细信息, 请参考 Intel Stratix 10 器件数据表中的 Avalon-ST 配置时序部分 注意 : AVST_CLK 信号在配置期间必须持续运行 除非时钟正在运行, 否则 AVST_READY 信号不能置位 或者, 通过监控 CONF_DONE 信号来指示闪存已将全部数据发送到 FPGA, 或者指示配置完成 如果使用 PFL II IP core 作为配置主机, 那么可以通过 PFL II IP core 使用 Intel Quartus Prime 软件将二进制配置数据存储到闪存中 如果使用 Avalon-ST Adapter IP core 作为配置主机的一部分, 那么 Ready Latency 要设置成 1-6 之间的值 Avalon-ST x8 配置方案仅使用 SDM 管脚 Avalon-ST x16 和 x32 配置方案另外也使用复用 I/O 管脚, 在配置后可用作通用 I/O 管脚 相关链接 Avalon-ST Configuration Timing in Intel Stratix 10 Device Datasheet Avalon Interface Specifications Avalon-ST 单器件配置 请参考 Intel Stratix 10 器件系列管脚连接指南来了解关于单个管脚使用和要求的其他信息 27

28 3. Intel Stratix 10 配置方案 图 8. Avalon-ST x8 单器件配置的连接 External Host CPLD / FPGA fpga_nconfig fpga_nstatus fpga_conf_done Parallel Flash Loader II IP or Microprocessor or Custom Logic fpga_data [7:0] fpga_valid fpga_ready V CCIO_SDM 10kΩ (1) MSEL 8 3 Configuration Control Signals nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] AVST_DATAx8 [7:0] AVSTx8_VALID AVST_READY Intel Stratix 10 fpga_clk (2) Synchronizers AVST_CLK Compact Flash Interface Configuration Data Signals ADDR DATA External Compact Flash Memory.rbf (little endian) Control External Clock Source 28

29 3. Intel Stratix 10 配置方案 图 9. Avalon-ST x16 单器件配置的连接 External Host CPLD / FPGA fpga_nconfig fpga_nstatus fpga_conf_done Parallel Flash Loader II IP or Microprocessor or Custom Logic fpga_data [15:0] fpga_valid fpga_ready V CCIO_SDM 10kΩ (1) MSEL 16 3 Configuration Control Signals nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] AVST_DATA [15:0] AVST_VALID AVST_READY Intel Stratix 10 Compact Flash Interface fpga_clk (2) Synchronizers Configuration Data Signals AVST_CLK ADDR DATA External Compact Flash Memory.rbf (little endian) Control External Clock Source 29

30 3. Intel Stratix 10 配置方案 图 10. Avalon-ST x32 单器件配置的连接 External Host CPLD / FPGA fpga_nconfig fpga_nstatus fpga_conf_done Parallel Flash Loader II IP or Microprocessor or Custom Logic fpga_data [31:0] fpga_valid fpga_ready V CCIO_SDM 10kΩ (1) 3 MSEL 32 Configuration Control Signals nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] AVST_DATA [31:0] AVST_VALID AVST_READY Intel Stratix 10 fpga_clk Compact Flash Interface (2) Synchronizers Configuration Data Signals AVST_CLK ADDR DATA Control External Compact Flash Memory.rbf (little endian) External Clock Source 注意 : 如果主机是一个 FPGA 或者 CPLD, 那么以上三个图中显示的同步器 (synchronizer) 可以是内部的 如果主机是一个微处理器, 则必须使用离散同步器 (discrete synchronizer) 图注 : 1. 请参考 MSEL 设置来了解所有配置方案的正确的电阻上拉和下拉值 2. 如果主机是一个 FPGA 或者 CPLD, 那么以上三个图中显示的同步器 (synchronizer) 可以是内部的 如果主机是一个微处理器, 则必须使用离散同步器 (discrete synchronizer) 相关链接 MSEL 设置 ( 第 16 页 ) Intel Stratix 10 器件系列管脚连接指南 RBF 配置文件格式 如果不使用 Parallel Flash Loader II Intel FPGA IP core 来编程闪存, 则必须生成.rbf 文件.rbf 文件中的数据采用 little-endian 格式 30

31 3. Intel Stratix 10 配置方案 表 10. 写入 32-bit 数据 对于 x32 数据总线, 文件中的第一个字节是配置双字的最低有效字节, 第四个字节是最高有效字节 Double Word = 01EE1B02 LSB: BYTE0 = 02 BYTE1 = 1B BYTE2 = EE MSB: BYTE3 = 01 D[7:0] D[15:8] D[23:16] D[31:24] 表 11. 写入 16-bit 数据 对于 x16 数据总线, 文件中的第一个字节是配置字的最低有效字节, 第二个字节是配置字的最高有效字节 WORD0 = 1B02 WORD1 = 01EE LSB: BYTE0 = 02 MSB: BYTE1 = 1B LSB: BYTE2 = EE MSB: BYTE3 = 01 D[7:0] D[15:8] D[7:0] D[15:8] Avalon -ST 配置方案的调试指南 Avalon -ST 配置方案取代了之前的 FPP 模式 此配置方案保留了类似的功能和性能 重要的区别在于 : Avalon -ST 配置方案要求您监控流程控制信号 AVST_READY AVST_READY 信号指示器件是否能够接收配置数据 未传输配置数据时,AVST_CLK 和 AVSTx8_CLK 时钟信号不能暂停 当 AVST_READY 和 AVST_VALID 为低电平时, 不传输数据 AVST_CLK 和 AVSTx8_CLK 时钟信号必须持续运行, 直到 CONF_DONE 置位 调试建议 以下是一些调试技巧 : 仅在 AVST_READY 置位后置位 AVST_VALID 仅在数据有效时置位 AVST_VALID 确保 AVST_CLK 时钟信号是持续的, 直到 CONF_DONE 置位 如果使用 x8 模式, 则要确保对此接口 (clock,data,valid and ready) 使用专用 SDM_IO 管脚 如果使用 x16 或者 x32 模式, 那么对包含 x16 或 x32 管脚 (3A) 的 IO bank 以在 1.8V 进行供电 确保在您的 Intel Quartus Prime Pro Edition 工程中选择适当的 Avalon -ST 配置方案 确保 MSEL 管脚反映此模式 用于 Avalon -ST 配置方案的 IP:Intel FPGA Parallel Flash Loader II IP Core 功能说明 可以对 CPLD 和闪存进行同时编程或者单独编程 31

32 3. Intel Stratix 10 配置方案 编程 CFI 闪存 您可以使用 Parallel Flash Loader II Intel FPGA IP core (PFL II) 和外部主机 ( 例如 : MAX II, MAX V 或 Intel MAX 10 器件 ) 来完成以下任务 : 使用 JTAG 接口将配置数据编程到闪存器件中 使用闪存器件中的 Avalon -ST 配置方案对 Intel Stratix 10 器件进行配置 使用通过 JTAG 接口的 PFL II IP 内核可以编程 CFI 闪存 在使用配置数据对 CFI 闪存进行编程之前, 必须将 PFL II IP 内核编程到主机 仅能使用.pof 文件进行编程, 也仅能使用 Intel Quartus Prime Programmer 来编程闪存 图 11. 使用 JTAG 接口编程 CFI 闪存 Quartus Prime Software using JTAG Configuration Data External Host PFL II CFI Flash Memory Common Flash Interface PFL II IP core 支持突发读模式下的双 P30 或 P33 CFI 闪存器件, 以实现更快的配置时间 您可以使用相同的数据总线 时钟和控制信号将两个相同的 P30 或 P33 CFI 闪存器件同时连接到主机 FPGA 配置期间,AVST_CLK 频率比 flash_clk 频率快 4 倍 图 12. 双核 P30 或 P33 CFI 闪存器件的 PFL II IP 内核来自同一器件系列或制造商的双核 P30 或 P33 CFI 闪存解决方案中的闪存器件必须具有相同的内存密度 P30/P33 CFI Flash External Host with PFL II IP Core VCC Intel Stratix 10 ADDR[24..0] NCE NWE NOE DATA[15..0] P30/P33 CFI Flash ADDR[24..0] NCE NWE NOE DATA[15..0] flash_addr[24..0] flash_nce flash_nwe flash_noe flash_data[31..0] fpga_conf_done fpga_nstatus fpga_nconfig avst_data avst_clk avst_valid avst_ready 10kΩ 10kΩ 10kΩ CONF_DONE nstatus nconfig AVSTx8_DATA/AVST_DATA AVSTx8_CLK/AVST_CLK AVSTx8_VALID/AVST_VALID AVST_READY 相关链接 Intel Stratix 10 GX FPGA Development Kit 32

33 3. Intel Stratix 10 配置方案 使用 PFL II IP 内核控制 Avalon-ST 配置 主机中的 PFL II IP 内核决定何时开始配置过程 何时从闪存器件中读取数据以及何时使用 Avalon- ST 配置方案对 Intel Stratix 10 进行配置 图 13. 使用闪存数据的 FPGA 配置 Host PFL II Avalon-ST Intel Stratix 10 Flash Interface Flash Memory 可以使用 PFL II IP core 对闪存器件进行编程, 对 FPGA 进行配置, 或者两者 要执行这两项功能, 需要创建单独的 PFL II 功能, 如果您的设计满足以下任意条件 : 不常修改闪存数据 具有 JTAG 或在系统编程 (ISP) 访问配置主机 使用非 Intel FPGA 数据对闪存器件进行编程 例如, 闪存器件包含 ASSP 的初始化存储数据 可以使用 PFL II IP core 对闪存器件进行编程, 用于以下目的 : 写入初始化数据 创建设计源代码以使用主机逻辑来实现读取和初始化控制 映射 PFL II IP 内核和闪存地址 PFL II IP 内核和闪存器件之间的地址连接因闪存器件供应商和数据总线宽度而异 图 位模式的 Micron J3 闪存 PFL II IP 内核和闪存器件之间的地址连接相同 PFL II 地址 :24 位 闪存地址 :24 位

34 3. Intel Stratix 10 配置方案 图 位模式的 Micron J3 P30 和 P33 闪存 与 PFL II IP 内核的闪存地址相比,16 位模式的 Micron J3 P30 和 P33 闪存的闪存地址往下移一位 Micron J3 P30 和 P33 闪存的闪存地址从位 1, 而非位 0 开始 PFL II 地址 :23 位 闪存地址 :23 位 图 位模式的 Cypress 和 Micron M28 M29 闪存 Cypress 8 位模式的闪存地址往上移一位 PFL II IP 内核的地址位 0 连接到闪存的数据管脚 D15 上 PFL II 地址 :24 位 闪存地址 :24 位 D15 图 位模式的 Cypress 和 Micron M28 M29 闪存 PFL II IP 内核和闪存器件的地址位数相同 PFL II 地址 :23 位 闪存地址 :23 位 在闪存.pof 中实现页面 PFL II IP 内核在闪存模块中最多可存储 8 页配置数据 每页将会保存单个 FPGA 链的配置数据 页面总数及每页的大小取决于闪存的密度 这些页面使您能够存储不同 FPGA 链的设计, 或者不同页面中相同 FPGA 链的不同设计 34

35 3. Intel Stratix 10 配置方案 使用生成的.sof 文件来创建闪存器件.pof 将这些.sof 文件转换为.pof 时, 请使用以下地址模式来确定页面地址 : Block 模式 支持您指定页面的起始和结束地址 Start 模式 仅支持您指定起始地址 可以在 8-KB 边界上定位每页的起始地址 如果第一个有效的起始地址为 , 那么下一个有效的起始地址是 的增量 Auto 模式 支持 Intel Quartus Prime 软件自动确定页面的起始地址 Intel Quartus Prime 软件在 128-KB 边界上对齐页面 ; 例如, 如果第一个有效的起始地址为 , 那么下一个有效的起始地址是 的增量 存储选项位 (Option Bit) PFL II IP 内核要求您在闪存器件中对选项位分配空间 这些选项位扇区包含有关每页起始地址 用于闪存编程的.pof 版本以及有效页面 (Page-Valid) 位的信息 将.sof 文件转换为.pof, 并创建 PFL II 设计时, 必须指定闪存器件中的选项位扇区地址 表 12. 选项位扇区 (Option Bits Sector) 格式 偏移地址 0x80 存储编程闪存要求的.pof 版本 这个.pof 版本适用于全部 8 页的配置数据 PFL II IP 内核要求.pof 版本成功地执行配置过程 扇区偏移 0x00 0x03 0x04 0x07 0x08 0x0B 0x0C 0x0F 0x10 0x13 0x14 0x17 0x18 0x1B 0x1C 0x1F 0x20 0x23 0x24 0x27 0x28 0x2B 0x2C 0x2F 0x30 0x33 0x34 0x37 0x38 0x3B 0x3C 0x3F 0x40 0x7F 0x80 (11) 0x81-0xFF 值 Page 0 start address Page 0 end address Page 1 start address Page 1 end address Page 2 start address Page 2 end address Page 3 start address Page 3 end address Page 4 start address Page 4 end address Page 5 start address Page 5 end address Page 6 start address Page 6 end address Page 7 start address Page 7 end address Reserved.pof version Reserved (11).pof 版本在选项位扇区中仅占用一个字节 35

36 3. Intel Stratix 10 配置方案 将.sof 文件转换为.pof 时, Intel Quartus Prime 转换编程文件工具生成.pof 版本的信息 Intel Stratix 10 的.pof 版本的值为 0x05 警告 : 请勿覆盖选项位扇区中的任何信息, 以防止 PFL II IP 内核预发生故障, 始终将选项位存储在闪存器件中未使用的地址上 恢复选项位的起始和结束地址 将.sof 转换成.pof 文件时, 从 32 位值的扇区偏移地址时, 可以对指定的每个 SOF 页恢复选项位的起始和结束地址 页面的起始地址位 [31:0] 的值由下面的格式组成 页面的结束地址位 [31:0] 的值表示 32 位可寻址的结束地址 表 13. 起始地址位内容 位 宽度 说明 31:11 21 可寻址的起始地址 10:1 10 保留位 0 1 有效页面位 0= 有效 (Valid) 1= 错误 (Error) 表 14. 结束地址位内容 位宽度说明 31:0 32 可寻址的结束地址 要恢复地址 : 起始地址 将 13 位的 0 附加到可寻址起始地址 结束地址 将 2 位的 1 附加到可寻址结束地址您有一个转换后的.pof 文件, 它含有两个页面地址, 在选项位扇区偏移中的值为 : 扇区偏移 值 0x00 0x03 0x04 0x07 0x08 0x0B 0x0C 0x0F 0x x00196E30 0x001C0000 0x00352E30 页面 0 起始地址 = 附加 的 Bit[31:11] = = 0x10000 页面 0 结束地址 = 附加 2 b11 的 0x00196E30 =

37 3. Intel Stratix 10 配置方案 = 0x65B8C3 页面 1 起始地址 = 附加 的 Bit[31:11] = = 0x 页面 1 结束地址 = 附加 2 b11 的 0x00352E30 = = 0xD4B8C3 起始和结束地址必须与.map 文件所打印的每个页面的起始和结束有关 在 CFI 闪存器件中实现页面 (Page) 模式和选项位 (Option Bit) 图 18. 在 CFI 闪存器件中实现页面 (Page) 模式和选项位 (Option Bit) 结束地址取决于闪存器件的密度 对于不同密度的器件的地址范围, 请参考字节地址范围表 必须要指定选项位扇区的字节地址 End Address 8 Bits Option Bits Configuration Data (Page 2) Configuration Data (Page 1) Configuration Data (Page 0) 32 Bits Page 2 Address + Page-Valid Page 1 Address + Page-Valid Page 0 Address + Page-Valid 0x 使用参数编辑器在 Parallel Flash Loader II Intel FPGA IP 的 FPGA Configuration 选项卡上设置选项位 37

38 3. Intel Stratix 10 配置方案 FPGA Configuration Option bits 图 19. 页面起始地址 结束地址和有效页面位存储为选项位 页面起始地址的位 0 至 12 被设置为 0, 并且不会存储为选项位 有效页面位表明是否成功地编程了每个页面 成功地编程页面后,PFL II IP 内核编程有效页面位 Bit 7...Bit 1 Bit 0 0x (For flash byte addressing mode) 0x x Reserved Bit 7...Bit 3 0x Page Start Address [17:13] Bit 7...Bit 0 Page Start Address [25:18] Bit 7...Bit 0 Page Start Address [33:26] Page Valid Bit 2...Bit 0 Reserved 0x x x x Bit 7...Bit 0 Page End Address [9:2] Bit 7...Bit 0 Page End Address [17:10] Bit 7...Bit 0 Page End Address [25:18] Bit 7...Bit 0 Page End Address [33:26] 38

39 3. Intel Stratix 10 配置方案 表 15. 具有不同密度的 CFI 闪存器件的字节地址范围 CFI 器件 ( 兆位 ) 地址范围 8 0x x00FFFFF 16 0x x01FFFFF 32 0x x03FFFFF 64 0x x07FFFFF 128 0x x0FFFFFF 256 0x x1FFFFFF 512 0x x3FFFFFF x x7FFFFFF 使用 PFL II IP 内核 将.sof 转换成.pof 文件 要将.sof 文件转换成.pof, 请执行下列步骤 : 1. 在 File 菜单上, 点击 Convert Programming Files 2. 在 Programming file type 中指定 Programmer Object File (.pof), 并命名这个文件 3. 在 Configuration device 下选择正确密度的 CFI 闪存器件 例如 :CFI_1Gb 为 1-Gigabit (Mb) 容量的 CFI 器件 4. 在 Mode 下, 选择与.sof 文件相匹配的配置方案 可用的配置模式为 AvSTx8/AvSTx16/ AvSTx32 5. 要添加配置数据, 可在 Input files to convert 下选择 SOF Data 6. 点击 Add File, 浏览到所要添加的.sof 文件 如果想要配置一系列 FPGA, 则可以在同一页面中放置多个.sof.sof 文件的顺序必须遵照链中器件的顺序 如果要将其它.sof 文件中的数据存储在不同的页面, 可点击 Add SOF page 将.sof 文件添加到新的页面 7. 选择 SOF Data, 并点击 Properties 以设置页码和名称 在 Address scheme for selected pages 下, 选择 Auto, 使 Intel Quartus Prime 软件自动设置该页面的起始地址 选择 Block 指定起始和结束地址, 或者选择 Start 仅指定起始地址, 点击 OK 8. 也可以将 Hexadecimal ( Intel -Format) File (.hex) 用户数据存储在闪存器件中 : a. 在 Convert Programming Files 的 Input files to convert 子窗口下, 选择 Add Hex Data b. 在 Add Hex Data 对话框, 选择 absolute 或 relative addressing 模式 如果选择 absolute addressing 模式, 则在.hex 所列出的同一地址位置的闪存器件中编程.hex 中的数据 如果选择 relative addressing 模式, 则需指定一个起始地址.hex 中的数据通过指定的起始地址被编程到闪存器件中, 并保持地址之间的差异 如果没有指定地址, 那么软件会选择一个地址 39

40 3. Intel Stratix 10 配置方案 注意 : 创建闪存器件.pof 时, 通过选择含有数据的.hex, 也可以将其它的非配置数据添加到.pof 9. 点击 Options/Boot info, 指定用于存储选项位的起始地址 起始地址必须与创建 PFL II IP 内核时所指定的地址相同 确保选项位扇区不会重叠配置数据页面, 并且起始地址位于 8-KB 边界 图 20. 转换编程文件 - 选项位地址 Options/Boot info... Options bit address 10. 要生成增强比特流压缩功能的编程文件, 可在 Options 对话框打开 Enable enhanced bitstream-compression, 并点击 OK 11. 点击 Generate, 创建.pof 创建单独的 PFL II 功能 1. 要创建 PFL II 实例, 请选择 Flash Programming Only 模式 2. 适当地分配管脚 3. 编译和生成闪存器件的.pof 确保所有未使用的管脚设置为三态 4. 要创建另一个 PFL II 实例, 请选择 Configuration Control Only 模式 5. 将该配置控制器例化到设计中 6. 当需要烧写 flash 时, 用包含烧写 flash 功能的.pof 文件对 CPLD 进行烧写, 并更新 flash 中的内容 7. 对包含配置控制器的产品设计.pof 的主机进行重编程 40

41 3. Intel Stratix 10 配置方案 注意 : 所有未使用的管脚默认设置为接地 通过主机 JTAG 管脚编程配置闪存器件时, 必须三态主机和配置闪存器件通用的 FPGA 配置管脚 可以使用 PFL II 模块的 pfl_flash_access_request 和 pfl_flash_access_granted 信号来三态正确的 FPGA 配置管脚 同时编程 CPLD 和闪存器件 您可以同时或分别对 CPLD 和闪存进行编程 要同时进行编程, 首先对 CPLD 进行编程, 然后对闪存器件进行编程 执行以下步骤 : 1. 打开 Programmer, 点击 Add File, 对 CPLD 添加.pof 2. 右击 CPLD.pof, 并点击 Attach Flash Device 3. 在 Flash Device 菜单下, 选择所要编程的闪存器件的密度 4. 右击所需的闪存密度, 并点击 Change File 5. 对闪存器件选择所生成的.pof 闪存器件的.pof 被附加到 CPLD 的.pof 6. 如果您的链中还有其它的器件, 可添加其它的编程文件 7. 对.pof 勾选 Program/Configure 列中的所有复选框, 并点击 Start 来编程 CPLD 和闪存器件 单独编程 CPLD 和闪存器件 要单独编程 CPLD 和闪存器件, 请执行下列步骤 : 1. 打开 Programmer, 点击 Add File 2. 在 Select Programming File 下, 添加目标.pof, 并点击 OK 3. 勾选 Program/Configure 列下的.pof 复选框 4. 点击 Start 以编程 CPLD 5. 编程进度条到达 100% 时, 点击 Auto Detect 例如 : 如果使用双核 P30 或 P33, 编程窗口会在设置中显示一个双核 P30 或 P33 链 或者, 可以手动将闪存器件添加到编程器 右击 CPLD.pof, 并点击 Attach Flash Device 在 Select Flash Device 对话框下, 选择所选的器件 6. 右面所需的闪存器件密度, 并点击 Change File 注意 : 必须选择等于两个 CFI 闪存器件密度总和的密度 例如, 如果需要两个 512-Mb 的 CFI 闪存器件, 则选择 CFI 1 Gbit 7. 选择对闪存器件生成的.pof 闪存器件的.pof 被附加到 CPLD 的.pof 上 8. 对所添加的.pof 勾选 Program/Configure 列下的复选框, 并点击 Start 来编程闪存器件 注意 : 定义新的 CFI 闪存器件 Programmer 支持您单独对配置数据页面 用户数据页面以及选项位扇区进行编程 验证 擦除 空白检查或检验, 提供包含 PFL II IP 内核的 CPLD 如果在编程之前选择闪存器件的.pof, 那么编程器会擦除闪存器件 为了防止 Programmer 擦除闪存器件中的其它扇区, 仅选择 pages.hex data 和 option bits PFL II IP 内核支持 Intel 兼容和 AMD 兼容的闪存器件 除了支持的闪存器件, 您在 PFL II 支持的闪存数据库中使用 Define new CFI flash memory device 功能也可以定义新的 Intel 或者 AMD 兼容的 CFI 闪存器件 41

42 3. Intel Stratix 10 配置方案 要将新的 CFI 闪存添加到数据库或者更新数据库中的 CFI 闪存器件, 请执行下列步骤 : 1. 在 Programmer 窗口的 Edit 菜单下, 选择 Define New CFI Flash Device 显示 Define CFI Flash Device 窗口 下表列出了 Define CFI Flash Device 窗口下可用的三种功能 表 16. Define CFI Flash Device 的功能 功能 New Edit Remove 说明将新的 Intel 或者 AMD 兼容的 CFI 闪存器件添加到 PFL II 支持的闪存数据库 对 PFL II 支持的闪存数据库中新添加的 Intel 或者 AMD 兼容的 CFI 闪存器件的参数进行编辑 从 PFL II 支持的闪存数据库中移除新添加的 Intel 或者 AMD 兼容的 CFI 闪存器件 2. 要添加一个新的 CFI 闪存器件或者编辑新添加的 CFI 闪存器件的参数, 可选择 New 或 Edit 出现 New CFI Flash Device 对话框 3. 在 New CFI Flash Device 对话框下, 指定或更新新闪存器件的参数 可以从闪存器件制造商的数据表中获得这些参数的值 表 17. New CFI Flash Device 的参数设置 参数 说明 CFI flash device name CFI flash device ID CFI flash manufacturer ID CFI flash extended device ID Flash device is Intel compatible Typical word programming time Maximum word programming time Typical buffer programming time Maximum buffer programming time 定义 CFI 闪存的名称指定 CFI 闪存标识码指定 CFI 闪存制造商识别码指定 CFI 闪存扩展级器件标识符, 仅适用于 AMD 兼容的 CFI 闪存器件如果 CFI 闪存是 Intel 兼容的, 则打开该选项典型的字编程时序值以 µs 为单位最大化字编程时序值以 µs 为单位典型的缓冲编程时序值以 µs 为单位最大化缓冲编程时序值以 µs 为单位 注意 : 必须指定字编程时序参数 缓冲编程时序参数, 或两者 不可将两个编程时序参数保留为默认的零值 4. 点击 OK, 保留参数设置 5. 添加 更新或移除新的 CFI 闪存器件后, 点击 OK Windows 注册表存储用户闪存信息 因此, 您必须具有系统管理员权限才能将参数存储在 Intel Quartus Prime Pro Edition Programmer 中的 Define New CFI Flash Device 窗口中 42

43 3. Intel Stratix 10 配置方案 参数 表 18. PFL II 常规参数 选项值说明 Operating mode Flash Programming and FPGA Configuration Flash Programming FPGA Configuration 指定闪存编程的操作模式以及一个 IP 内核中的 FPGA 配置控制, 或者将这些功能分成独立模块和功能 Targeted flash device CFI Parallel Flash 指定连接到的 PFL II IP 内核的闪存器件 Tri-state flash bus On Off 当 PFL II IP 内核不需要访问闪存时, 支持 PFL II IP 内核三态与闪存器件连接的所有管脚 表 19. PFL II 闪存接口设置参数 选项值说明 Number of flash devices used Largest flash density CFI Parallel Flash: 1 16 指定连接到 PFL II IP 内核的闪存器件的数量 CFI Parallel Flash: 8 Mbit 2 Gbit 指定被编程或用于 FPGA 配置的闪存器件的密度 如果超过一个闪存器件连接到 PFL II IP 内核, 则指定最大的闪存器件密度 对于双核 P30/P33 CFI 闪存, 选择等于两个闪存密度总和的密度 例如, 如果使用两个 512-Mb 的 CFI 闪存, 则必须选择 CFI 1 Gbit Flash interface data width User control flash_nreset pin CFI Parallel Flash: On Off 以位为单位指定闪存的数据宽度 闪存数据宽度取决于所使用的闪存器件 对于多个闪存器件支持, 所有连接的闪存器件的数据宽度必须相同 选择等于两个闪存的数据宽度总和的闪存数据宽度 例如, 如果采用双核 P30 或 P33 解决方案, 必须选择 32 bits, 因为每个 CFI 闪存数据宽度为 16 bits 在 PFL II IP 内核中创建 flash_nreset 管脚, 连接到闪存器件的复位管脚 低信号复位闪存器件 在突发模式下, 该管脚默认可用 使用 Cypress GL 闪存时, 将该管脚连接到闪存的 RESET# 管脚 表 20. PFL II 闪存编程参数 选项值说明 Flash programming IP optimization Area Speed 指定闪存编程 IP 优化 如果优化 PFL II IP 内核的速度, 那么闪存编程的时间会缩短, 但是 IP 内核会使用更多 LE 如果优化 PFL II IP 内核的区域, 那么 IP 内核使用更少 LE, 但是闪存编程时间更长 FIFO size 如果在 Flash Programming IP optimization 选项中选择了速度 (Speed), 则需要指定 FIFO size (FIFO 大小 ) PFL II IP 内核使用额外的 LE 来实现 FIFO, 在闪存编程期间作为编程数据的临时存储空间 利用较大的 FIFO 大小, 编程时间将会缩短 Add Block-CRC verification acceleration support On Off 添加一相模块来加速验证 43

44 3. Intel Stratix 10 配置方案 表 21. PFL II FPGA 配置参数 选项值说明 External clock frequency Flash access time Option bits byte address 对 IP 内核指定用户提供的时钟频率以配置 FPGA 该时钟频率必须不能超过配置 FPGA 可接受的最大时钟 (AVST_CLK) 频率的两倍 PFL II IP 内核最多可将输入时钟的频率除以 2 指定闪存的访问时间 可以从闪存数据表中获取闪存器件所要求的最大访问时间 Intel 建议指定与所要求的时间一样或者更长的闪存访问时间 对于 CFI 并行闪存, 单位是纳秒 (ns), 而 NAND 闪存的单位是微秒 (us) NAND 闪存使用页面而不是字节, 并且要求更多的访问时间 对于四路 SPI 闪存, 该选择被禁用 指定选项位存储在闪存中的起始地址 起始地址必须位于 8-KB 边界 有关选项位的更多信息, 请参考相关内容 FPGA configuration scheme Configuration failure response options Avalon-ST x8 Avalon-ST x16 Avalon-ST x32 Halt Retry same page Retry from fixed address 选择 FPGA 配置方案 配置失败后的配置行为 如果选择 Halt, 配置失败后,FPGA 配置完全停止 如果选择 Retry same page, 配置失败后,PFL II IP 内核将会对 FPGA 以及来自失败页面的数据进行重配置 如果选择 Retry from fixed address,pfl II IP 内核对 FPGA 以及配置失败后下一个选项栏的固定地址的数据进行重配置 Byte address to retry from on configuration failure 如果在配置失败后选择 Retry from fixed address 选项, 则会指定 PFL II IP 内核的闪存地址以便从配置失败的重配置中读取 Include input to force reconfiguration On Off 包括一个可选项的重配置输入管脚 (pfl_nreconfigure) 来使能 FPGA 的重配置 Watchdog timer On Off 使能监视时钟以支持远程系统更新 打开该选项来使能 pfl_reset_watchdog 输入管脚和 pfl_watchdog_error 输出管脚, 并在监视时钟超时之前指定时间周期 这个监视时钟是运行在 pfl_clk frequency 上的时间计数器 Time period before the watchdog timer times out 指定监视时钟的超时周期 默认的超时周期为 100 ms Use advance read mode Normal Mode Intel Burst Mode (P30 or P33) Cypress Page Mode (GL) Micron Burst Mode (M58BW) 改善 FPGA 配置期间读取过程中整体闪存访问时间的选项 Normal 模式 适用于全部闪存 Intel Burst 模式 仅适用于 Micron P30 和 P33 闪存 减少了连续读取访问的时间 Cypress page 模式 仅适用于 Cypress GL 闪存 Micron burst 模式 仅适用于 Micron M58BW 闪存 更多关于闪存器件的读取访问 (read-access) 模式的信息, 请参考相应的闪存数据表 Latency count 指定 Intel Burst Read 模式的延迟计数 仅在使能 Intel Burst Mode 时可用 44

45 3. Intel Stratix 10 配置方案 信号 表 22. PFL II 信号 管脚类型弱上拉电阻功能 pfl_nreset 输入 对 PFL II IP 内核异步复位 拉高电阻以使能 FPGA 配置 要防止 FPGA 配置, 当没有使用 PFL II IP 内核时, 请拉低 电阻 该管脚不会影响 PFL II IP 内核的闪存编程的功能 pfl_flash_access_granted 输入 用于系统级同步 该管脚由处理器或控制闪存访问的任何仲裁器驱动 如果要将 PFL II IP 内核作为闪存主控制器, 则该有效高电平管脚将永久连接至高电平 拉低 pfl_flash_access_granted 管脚的电阻, 可防止 JTAG 接口访问闪存以及 FPGA 配置 pfl_clk 输入 将用户输入时钟用于器件 频率必须与 IP 内核中指定的频率相匹配, 且不得高于配置期间对特定的 FPGA 指定的最大 DCLK 频率 这些管脚不适用于 PFL II IP 内核中的闪存编程选项 fpga_pgm[] 输入 确定配置的页面 这些管脚不适用于 PFL II IP 内核中的闪 存编程选项 fpga_conf_done 输入 10 kω 上拉电 阻 fpga_nstatus 输入 10 kω 上拉电 阻 连接到 FPGA 的 CONF_DONE 管脚 如果配置成功,FPGA 则会将管脚释放为高电平 FPGA 配置期间, 该管脚保持低电平 这个管脚不适用于 PFL II IP 内核中的闪存编程选项 连接到 FPGA 的 nstatus 管脚 该管脚在 FPGA 配置之前必须释放高电平, 且必须在 FPGA 配置中保持高电平 如果出现配置错误,FPGA 将该管脚拉低, 而 PFL II IP 内核停止读取闪存器件中的数据 这些管脚不适用于 PFL II IP 内核中的闪存编程选项 pfl_nreconfigure 输入 该管脚上的低信号启动 FPGA 重配置 可将该管脚重新连接到开关, 以便更灵活地将输入管脚设置成高电平或低电平, 从而控制 FPGA 重配置 启动 FPGA 重配置时, fpga_nconfig 管脚被拉低以复位 FPGA 器件 pfl_clk 管脚寄存该信号 这些管脚不适用于 PFL II IP 内核中的闪存编程选项 pfl_flash_access_request 输出 用于系统级同步 必要时, 该管脚连接到处理器或仲裁器 当 JTAG 接口访问闪存或 PFL II IP 内核配置 FPGA 时, PFL II IP 内核驱动该管脚至高电平 该输出管脚与 flash_noe 和 flash_nwe 管脚结合使用 flash_addr[] 输出 存储器地址输入的地址 地址总线的宽度取决于闪存器件的密度以及 flash_data 总线的宽度 如果没有选择 PFL II 接口三态选项, 当 PFL II 没有访问闪存器件时, 该管脚的输出取决于未使用管脚的设置 flash_data[] 输入或输出 ( 双向管脚 ) 从 / 到闪存并行发送或接收 8 位或 16 位数据的数据总线 如果没有选择 PFL II 接口三态选项, 当 PFL II 没有访问闪存器件时, 该管脚的输出取决于未使用管脚的设置 (12) flash_nce[] 输出 连接到闪存器件的 nce 管脚 低信号使能闪存器件 将该管脚用于多个闪存器件支持 flash_nce 连接到所有连接的闪存器件的每个 nce 管脚上 该端口的宽度取决于链中闪存器件的数量 flash_nwe 输出 连接到闪存器件的 nwe 管脚 低信号表明使能闪存器件的写 操作 继续... (12) Intel 建议不要在 PFL II 管脚和主机 I/O 管脚之间插入逻辑, 尤其是 flash_data 和 fpga_nconfig 管脚上 45

46 3. Intel Stratix 10 配置方案 管脚类型弱上拉电阻功能 flash_noe 输出 连接到闪存器件的 noe 管脚 低信号使能读操作期间闪存器 件的输出 flash_clk 输出 用于突发模式 连接到闪存器件的 CLK 输入管脚 CLK 的有效沿增加闪存器件内部地址计数器 对于单一 CFI 闪存, flash_clk 频率在突发模式下是 pfl_clk 频率的一半 在双核 P30 或 P33 CFI 闪存解决方案中,flash_clk 频率以四分之一的 pfl_clk 频率运行 仅可以将该管脚用于突发模式 如果没有使用突发模式, 则不可以将这些管脚从闪存器件连接到主机 flash_nadv 输出 用于突发模式 连接到闪存器件的地址有效输入管脚 将该信号用于锁存起始地址 仅将该管脚用于突发模式 如果没有使用突发模式, 则不可以将这些管脚从闪存器件连接到主机 flash_nreset 输出 连接到闪存器件的复位管脚 低信号复位闪存器件 fpga_nconfig 开漏输出 10-kW 上拉电 阻 连接到 FPGA 的 nconfig 管脚 低脉冲复位 FPGA, 并启动配置 这些管脚不适用于 PFL II IP 内核中的闪存编程选项 (12) pfl_reset_watchdog 输入 切换信号以便在监视时钟超时之前复位监视时钟 将信号保 持在高电平或低电平至少两个 pfl_clk 频率的时钟周期, 以便能够正确地复位监视时钟 pfl_watchdog_error 输出 高电平信号表示监视时钟出错 相关链接 Avalon Interface Specifications 3.2. AS 配置 在 AS 配置方案中, Intel Stratix 10 器件中的 SDM 模块控制配置进程和接口 串行闪存配置器件存储配置数据 在 AS 配置期间,SDM 首先使用引导 ROM 进行启动 然后,SDM 从 AS x4 闪存加载初始配置固件 配置固件加载后, 此固件控制配置进程的其余部分, 包括 I/O 配置和 FPGA 内核配置 包括 HPS 的设计可以在初始配置后使用此 HPS 访问串行闪存 注意 : 串行闪存配置器件必须在提升 Intel Stratix 10 器件的 V CCIO_SDM 的同时或之前完全上电 AS 配置方案仅支持 AS x4 (4-bit 数据位宽 ) 模式 表 23. Intel Stratix 10 配置数据位宽, 时钟速率和数据速率 模式数据位宽 (bit) 最大时钟速率最大数据速率 MSEL[2:0] Active Active Serial (AS) MHz 532 Mbps Fast mode Normal mode 关于使能其他闪存器件支持的更多信息, 请参考相关信息 相关链接 Can I use 3rd party QSPI flash devices for Active Serial configuration of Intel Stratix 10 devices? Intel Stratix 10 器件中的 AS 配置时序 46

47 3. Intel Stratix 10 配置方案 AS 单器件配置 请参考 Intel Stratix 10 器件系列管脚连接指南来了解关于单个管脚使用和要求的其他信息 图 21. AS x4 单器件配置的连接 V CCIO_SDM Optional Monitoring 10kΩ Optional Configuration Control Signals MSEL 3 Intel Stratix 10 nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] V CCIO_SDM AS x4 Flash Memory DATA[3:0] DCLK ncs0 FPGA Image (.jic) To JTAG Header or JTAG Chain 4 Configuration Data Signals AS_DATA[3:0] AS_CLK AS_nCS0 TCK TDO TMS TDI JTAG Configuration Pins R UP R UP Pin 1 TCK TDO TMS OPEN TDI GND VCCIO_SDM OPEN OPEN GND RDN Download cable 10 pin male header (JTAG mode) 3M Part number : UB G ND 相关链接 MSEL 设置 ( 第 16 页 ) Intel Stratix 10 器件系列管脚连接指南 使用多个串行闪存器件的 AS Intel Stratix 10 器件支持一个用于 AS 配置的 AS x4 闪存器件和多达三个用于 HPS 数据存储的 AS x4 闪存 MSEL 管脚是复用的, 仅在 POR 状态下用作 MSEL 在 FPGA 器件进入用户模式后, 您可以将 MSEL 管脚重新用作芯片选择管脚 您必须确保相应的管脚芯片选择管脚连接到配置 AS x4 闪存和 HPS AS x4 闪存 每个闪存器件都有一个专用的 AS_nCSO 管脚, 但共享其他管脚 请参考 Intel Stratix 10 器件系列管脚连接指南来了解关于单个管脚使用和要求的其他信息 47

48 3. Intel Stratix 10 配置方案 图 22. 使用多个串行闪存器件的 AS 配置的连接设置 V CCIO_SDM Optional Monitoring 10kΩ Config AS x4 Memory Optional 3 MSEL DATA[3:0] DCLK FPGA CS Image (.jic) HPS AS x4 Memory DATA[3:0] DCLK HPS Data CS To JTAG Header or JTAG Chain Configuration Control Signals Configuration Data Signals 4 HPS Data Signals Intel Stratix 10 nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] AS_DATA[3:0] AS_CLK AS_nCS0[0] AS_nCS0[1] AS_nCS0[2] AS_nCS0[3] TCK TDO TMS TDI JTAG Configuration Pins R UP V CCIO_SDM R UP Pin 1 TCK TDO TMS OPEN TDI GND VCCIO_SDM OPEN OPEN GND RDN Download cable 10 pin male header (JTAG mode) 3M Part number : UB G ND 要使 JTAG 接口能够对闪存器件进行编程, 需要将 MSEL 管脚设置成 JTAG 当 MSEL 设置成 JTAG 时, 器件上电时 SDM 将 AS 管脚,AS_CLK,AS_DATA0-AS_DATA3 和 AS_CS0-AS_CS3 置为三态 (tristate) 注意 : 当使用多个闪存器件时, 必须降低时钟频率 参考 Intel Stratix 10 器件数据表了解更多信息 相关链接 MSEL 设置 ( 第 16 页 ) Intel Stratix 10 器件数据表 (Core and HPS) Intel Stratix 10 器件系列管脚连接指南 AS 配置时序 图 23. AS 配置串行输出时序图 T dcsfrs T do (min) T dcslst ncso T do (max) AS_CLK AS_DATA OUT0 OUT1 OUTn 48

49 3. Intel Stratix 10 配置方案 图 24. AS 配置串行输入时序图 ncso AS_CLK T ext_delay AS_DATA IN0 IN1 INn 注意 : 有关时序参数的更多信息, 请参考 Intel Stratix 10 器件数据表 编程串行闪存器件 通过 Intel FPGA Download Cable II 或者 Intel FPGA Ethernet Cable 可以在系统编程串行闪存器件 49

50 3. Intel Stratix 10 配置方案 您可以使用以下两个在系统编程选项 : AS: Intel Quartus Prime 软件或任何支持的第三方软件将配置数据直接编程到串行闪存器件中 您必须将 MSEL 设置为 JTAG 当 MSEL 设置为 JTAG 时,SDM 将 AS 管脚置为三态, 使 Intel Quartus Prime Programmer 能够通过 AS header 对闪存器件进行编程 图 25. 使用 Intel Quartus Prime 或第三方 Programmer 的 AS 编程 V CCIO_SDM 10 kω 10 kω AS x4 Flash Intel Stratix 10 nstatus nconfig CONF_DONE DATA0 DATA1 DATA2 DATA3 DCLK AS_DATA[0] AS_DATA[1] AS_DATA[2] AS_DATA[3] AS_CLK External clock source to feed the Intel Stratix 10 is optional. ncs V CCIO_SDM 4.7 kω OSC_CLK_1 MSEL [0]/AS_nCSO[0] MSEL [1] MSEL [2] V CCIO_SDM GND AS fast/normal mode: Pull MSEL [2] low JTAG mode: Pull MSEL [2] high AS fast mode: Pull MSEL [1] low AS normal mode: Pull MSEL [1] high JTAG: Intel Quartus Prime Programmer 通过 JTAG 接口与 SDM 器件连接, 并对串行闪存器件进行编程 图 26. 使用 AS 的 JTAG 和 SDM 仿真对串行配置器件进行编程 Board JTAG Programmer JTAG Interface Intel Stratix 10 FPGA Secure Device Manager AS x4 Flash

51 3. Intel Stratix 10 配置方案 使用 JTAG 接口对串行闪存器件进行编程 图 27. 使用 JTAG 接口对串行闪存器件进行编程的连接设置 AS x4 Flash Device 10 kω 10 kω Intel Stratix 10 nstatus nconfig CONF_DONE DATA0 DATA1 DATA2 DATA3 DCLK ncs V CCIO_SDM GND V CCIO_SDM 4.7 kω CONF_DONE connection to external host for monitoring is optional. 4.7 kω AS_DATA[0] AS_DATA[1] AS_DATA[2] AS_DATA[3] AS_CLK Resistor values can vary between 1 kω to 10 kω. Perform signal integrity analysis to select the resistor value for your setup. Download Cable V CCIO_SDM 10-Pin Male Header (JTAG Mode) (Top View) 3M Part number : UB TCK TDO TMS TDI OSC_CLK_1 MSEL [0]/AS_nCSO[0] MSEL [1] MSEL [2] Pin 1 1 kω GND V CCIO_SDM External clock source to feed the Intel Stratix 10 is optional. For external ref clk, OSC_CLK_1 is required. AS fast mode: Pull MSEL [1] low using 4.7 kω resistor AS normal mode: Pull MSEL [1] high using 4.7 kω resistor 串行闪存布局 Intel 建议使用 JTAG 接口准备 QSPI 闪存器件, 以便以后在 AS 模式下使用 在使用.jic 文件对 AS x4 器件进行编程时, 将 MSEL 模式设置为 JTAG 配置方案包括以下几步 : 1. 在 Intel Quartus Prime Programmer 中, 选择 JTAG 编程模式, 点击 Start 开始编程 2. Programmer 使用 JTAG header 连接将.jic 配置数据驱动到电路板上 3. programmer 首先通过配置固件对 SDM 进行配置 然后,SDM 使用 SDM_IOs 将配置数据从 programmer 驱动到 AS x4 闪存器件 4. 对闪存器件成功编程后, 如要在 AS 模式下使用 Intel Stratix 10 器件, 需要将 MSEL 管脚设置成 AS fast 或者 AS normal 模式, 并重启 (power cycle) 器件 串行闪存器件分段存储配置数据 下图显示了串行闪存器件中一个 non-hps Intel Stratix 10 配置数据映像的一部分 关于 HPS 器件的闪存布局的详细信息, 请参考 HPS Technical Reference Manual 中的 Intel Stratix 10 SoC FPGA Bitstream Sections 51

52 3. Intel Stratix 10 配置方案 图 28. 串行闪存布局图 Start Address 32 d0 32 d256k 32 d512k 32 d768k 32 d1024k End Address (Design dependent) Firmware Section Firmware Section Firmware Section Firmware Section Dynamic Section (I/O Configuration) Dynamic Section ( FPGA Core Configuration) Firmware section is static and Quartus Prime version dependent. 如果使用第三方 programmer 对.rpd 进行编程, 那么要确保从串行闪存器件的地址 0 开始存储配置数据 如果使用.jic 或.pof 文件, 那么 Intel Stratix 10 Programmer 自动对串行闪存器件的地址 0 开始的配置数据进行编程 Intel 目前支持以下第三方闪存器件 : Micron MT25Q 512 megabytes (MB) Macronix MX66U 512 MB, 1 and 2 gigabytes (GB) Macronix MX25U 128 MB, 256 MB, and 512 MB Micron MT25QU 128 MB, 256 MB, 512 MB, 1 GB, and 2 GB 相关链接 Intel Stratix 10 SoC FPGA Bitstream Sections AS_CLK Intel Stratix 10 器件将 AS_CLK 驱动到串行闪存器件中 内部振荡器或者驱动 OSC_CLK_1 管脚的外部时钟生成 AS_CLK 使用外部时钟源使 AS_CLK 能够在更高的频率上运行 如果对 OSC_CLK_1 管脚提供 25 MHz,100 MHz 或者 125 MHz 时钟, 那么 AS_CLK 能够在高达 133 MHz 上运行 如主动串行配置软件设置 ( 第 53 页 ) 中所述, 在 Intel Quartus Prime 软件中对 AS_CLK 管脚设置最大的所需频率 AS_CLK 管脚在所选频率或低于所选频率上运行 表 24. Intel Stratix 10 器件中支持的配置时钟源和 AS_CLK 频率 配置时钟源 AS_CLK 频率 (MHz) 内部振荡器 OSC_CLK_

53 3. Intel Stratix 10 配置方案 主动串行配置软件设置 使用 AS 配置方案时, 必须要在 Intel Quartus Prime 软件的 Device and Pin Options 中设置参数 请按照下面步骤对 AS 配置方案进行参数设置 : 1. 在 Assignments 菜单上, 点击 Device 2. 在 Device and Pin Options 下选择 Configuration 类别 a. 从 Configuration scheme 下拉菜单中选择 Active Serial x4 Device and Pin Options Configuration Configuration scheme Use configuration device Configuration device I/O voltage Active serial clock source b. 打开 Use configuration device, 并从下拉列表中选择串行闪存器件 c. 在 Configuration device I/O voltage 下拉菜单列表中选择 Auto 或 1.8 V d. 从 Active serial clock source 下拉列表中选择 AS 时钟频率 3. 点击 OK, 确定并关闭 Device and Pin Options 相关链接 Can I use 3rd party QSPI flash devices for Active Serial configuration of Intel Stratix 10 devices? 生成和编程 AS 配置编程文件 使用 AS 配置方案配置 Intel Stratix 10 之前, 需要执行下面的步骤 : 1. 使用 Convert Programming File, 生成.pof.jic 或者.rpd 编程文件 2. 将.pof.jic 或.rpd 文件编程到串行闪存中 注意 : 可以使用 Intel Quartus Prime Programmer 分别通过 AS header 或 JTAG 接口将.pof 或.jic 文件编程到串行闪存器件中 或者, 可以使用第三方 programmer 将.rpd 文件编程到串行闪存中 有关使能其它闪存器件支持的更多信息, 请参考相关的信息 53

54 3. Intel Stratix 10 配置方案 相关链接 Can I use 3rd party QSPI flash devices for Active Serial configuration of Intel Stratix 10 devices? 使用 Convert Programming File 生成编程文件 Intel Quartus Prime Convert Programming File 对话框将.sof 输入文件转换成.pof,.jic 或者.rpd 文件 按照下面步骤转换编程文件 : 1. 在 File 菜单上, 点击 Convert Programming Files 2. 在 Output programming file 下, 选择相应的设计文件类型 AS 方案支持 Programmer Object File (.pof),jtag Indirect Configuration File (.jic) 和 Raw Programming Data File (.rpd) 文件类型 3. 在 Mode 列表下, 选择 Active Serial x4 4. 默认情况下,.rpd 文件类型为 little-endian, 如果使用一个不支持 little-endian 格式的第三方 programmer, 那么点击 Option/Boot Info 按钮 在 Options 对话框中, 将 RPD File Endianness 设置成 Big Endian 图 29. 指定 RPD Bit-Level Endianness Options/Boot info Big endian 5. 在 File name 栏下, 指定所要创建的编程文件的文件名称 6. 在 Advanced 下生成一个 Memory Map File (.map), 开启 Create Memory Map File (Generate output_file.map) 此选项不适用于.rpd 文件 7. 要生成原始编程数据 (.rpd), 请打开 Create config data RPD (Generate output_file_auto.rpd) 8. 对于.jic 输出, 选择 Flash Loader, 并点击 Add device 选择您的器件系列和器件名称, 然后点击 OK 9. 您可以在 Input files to convert 列表中加入.sof 54

55 3. Intel Stratix 10 配置方案 图 30. 用于生成.jic 的 AS 转换编程文件选项 Convert Programming File Programming file type Create Memory Map File Create config data RPD (.rpd only) Input files to convert Flash Loader (.jic only) SOF Data Add Device (.jic only) 10. 对于.rpd 生成, 您可以将.pof 文件添加到 Input files to convert 列表中, 作为生成.rpd 文件的源文件 11. 点击 Generate, 生成相关的编程文件 将.pof 文件编程到串行闪存器件中 要通过 AS header 将.pof 编程到串行闪存器件中, 请执行下列步骤 : 1. 在 Programmer 窗口下, 点击 Hardware Setup, 并选择所需的下载电缆 2. 在 Mode 列表下, 选择 Active Serial Programming 3. 点击左侧面板上的 Auto Detect 按钮 4. 选择要编程的器件, 并点击 Add File 5. 选择要编程到所选器件的.pof 6. 适用时, 通过打开 Enable real-time ISP to allow background programming 可以使能实时 ISP 模式 7. 点击 Start, 开始编程 将.jic 文件编程到串行闪存器件中 要通过 JTAG 接口将.jic 编程到串行闪存器件中, 请执行下列步骤 : 1. 在 Programmer 窗口下, 点击 Hardware Setup, 并选择所需的下载电缆 2. 在 Mode 列表下, 选择 JTAG 3. 选择要编程的器件, 并点击 Add File 4. 选择要编程到所选器件的.jic 5. 点击 Start, 开始编程 55

56 3. Intel Stratix 10 配置方案 AS 配置方案的调试指南 AS 配置方案操作类似于早期器件系列 然而有一个显著的区别 使用 AS 模式的 Intel Stratix 10 器件尝试从连接到 CS0 管脚的串行闪存器件中地址 0,256k,512k 和 768k 加载固件部分 固件部分对于特定的 Intel Quartus Prime Pro Edition 发布是静态的 固件包括一个指向配置比特流设计部分的指针 如果配置比特流不包含有效图像, 那么 SDM 通过驱低 nstatus 来置位一个错误 通过 JTAG 重配置 FPGA 或者驱低 nconfig 都可以从错误中恢复 如果 MSEL 设置成 JTAG, 仅在器件上电时,SDM 才会将 AS 管脚,AS_CLK,AS_DATA0- AS_DATA3 和 AS_CS0-AS_CS3 置为三态 如果 MSEL 为 AS fast 或者 normal, 那么 SDM 会驱动 AS 管脚, 直到重启 Intel Stratix 10 器件 与早期的器件系列不同, 当器件进入用户模式时,AS 管脚不会处于三态 AS 配置方案有上电要求 如果使用 AS Fast 模式, 并且不用考虑 100 ms PCIe 链接, 那么仍必须在 18 ms 内上电 V CCIO_SDM 电源 这个 ramp-up 要求是为了确保当 Intel Stratix 10 器件开始访问 AS x4 器件时, 它能够在操作电压范围内 使用 AS fast 模式时, Intel Stratix 10 器件的所有电源都必须在 10 ms 内完全提升至建议的操作条件 要满足 CvP 的 PCIe 100 ms power-up-to-active 时间要求, Intel Stratix 10 器件的 V CCIO_SDM 电源必须在 10 ms 内达到建议的操作范围 调试建议 以下是 AS 配置方案的一些调试技巧 : 生成闪存的编程文件时, 请确保正确定义了配置映像的引导地址 AS 配置的引导地址默认为 0 确保设计要满足快速 AS 模式的电源斜坡 (power-supply ramp) 要求 如果使用快速模式, V CCIO_SDM 必须在 18 ms 内提升 (ramp up) 确保 Intel Stratix 10 器件退出上电复位时对闪存上电并可对其访问 如果使用外部时钟源进行配置, 那么要确保正确驱动 OSC_CLK_1 管脚, 并且频率要与 Intel Quartus Prime Pro Edition 工程中设置的 OSC_CLK_1 的频率相匹配 确保 MSEL 管脚反映正确的 AS 配置方案 如果 AS 配置由于串行闪存器件内的图像损坏而失败, 那么要将 MSEL 管脚更改为 JTAG only 模式, 验证通过 JTAG 的配置是否成功 然后, 擦除并重新编程串行闪存器件 如果使用 AS x4 闪存, 那么要使用 AS Fast 模式 如果不考虑 100 ms PCIe linkup, 那么仍必须在 18 ms 内上电 V CCIO_SDM 电源 这个 ramp-up 要求是为了确保当 Intel Stratix 10 器件开始访问 AS x4 器件时, 它能够在操作电压范围内 3.3. 从 SD MMC 进行配置 注意 : 关于 SD MMC 支持的信息, 请与您的 Intel 销售代表取得联系 在使用 SD 存储卡或 MMC 的配置方案中, 配置数据被存储在存储卡中 SDM 使用片上 SD 或 MMC 控制器与存储卡连接 SDM 模块从存储卡中读取配置数据以进行配置 从 SD 和 MMC 的配置支持 x4 SD 存储卡和 x8 MMC 56

57 3. Intel Stratix 10 配置方案 表 25. Intel Stratix 10 配置数据位宽, 时钟速率和数据速率 模式数据位宽 (bit) 最大时钟速率最大数据速率 MSEL[2:0] Active SD/MMC 4 or 8 50 MHz 400 Mbps 100 相关链接 MSEL 设置 ( 第 16 页 ) Intel Stratix 10 器件中的 SD MCC 配置时序 SD MMC 单器件配置请参考 Intel Stratix 10 器件系列管脚连接指南来了解关于单个管脚使用和要求的其他信息 图 31. SD MMC 单器件配置的连接 使用 SD/MMC 方案进行配置 V CCIO_SDM Optional Monitoring 10kΩ Optional Configuration Control Signals MSEL 3 Intel Stratix 10 nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] Configuration Control Signals SD/MMC DAT CLK CMD 4 / 8 External Level Shifter 4 / 8 SDMMC_CFG_DATA SDMMC_CFG_CCLK SDMMC_CFG_CMD SD/MMC Configuration Pins 2.7 ~ 3.6 v 1.8 v SD Secure Digital MMC Multi-Media Card 注意 : External Level Shifter( 外部电平转换器 ) 对于嵌入式多媒体卡 (emmc) 不是必需的 相关链接 Intel Stratix 10 器件系列管脚连接指南 57

58 3. Intel Stratix 10 配置方案 3.4. JTAG 配置 JTAG-chain 器件编程非常适合于开发过程 使用 JTAG 对 Intel Stratix 10 重新配置要快于对闪存进行编程 JTAG 还可用于重新编程已损坏的闪存, 防止 Intel Stratix 10 器件使用其正常的配置方案进行配置 Intel Quartus Prime 软件生成一个.sof 用于 JTAG 配置 使用 Intel Quartus Prime Programmer 和 Intel FPGA 下载电缆通过 JTAG 接口对 Intel Stratix 10 器件进行配置 Intel FPGA Download Cable II 和 Intel FPGA Ethernet Cable 可支持 1.8 V 的 V CCIO_SDM 电源 或者, 通过其他第三方 programmer, 使用 Jam*STAPL Format File (.jam) 或者 Jam Byte Code File (.jbc) Intel Stratix 10 器件自动压缩配置比特流 在 Intel Stratix 10 器件中无法禁用压缩功能 表 26. Intel Stratix 10 配置数据位宽, 时钟速率和数据速率 模式数据位宽 (bit) 最大时钟速率最大数据速率 MSEL[2:0] Passive JTAG 1 30 MHz 30 Mbps 3'b111 相关链接 JTAG 单器件配置 Programming Support for Jam STAPL Language Intel Stratix 10 器件中的 JTAG 配置时序 要配置 JTAG 链中的单器件, 编程软件将其他器件设置为旁路模式 旁路模式下的器件通过单个旁路寄存器将编程数据从 TDI 管脚传输到 TDO 管脚 配置数据在一个时钟周期后可用于 TDO 管脚 通过 JTAG 使用下载电缆或微处理器可以配置 Intel Stratix 10 器件 使用下载电缆的 JTAG 单器件配置连接 请参考 Intel Stratix 10 器件系列管脚连接指南来了解关于单个管脚使用和要求的其他信息 58

59 3. Intel Stratix 10 配置方案 图 32. 使用下载电缆的 JTAG 单器件配置的连接设置 V CCIO_SDM Optional Monitoring 10kΩ Configuration Control Signals MSEL 3 Intel Stratix 10 nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] V CCIO_SDM To JTAG Header or JTAG Chain TCK TDO TMS TDI JTAG Configuration Pins R UP R UP Pin 1 R DN TCK TDO TMS OPEN TDI GND VCCIO_SDM OPEN OPEN GND G ND Download cable 10 pin male header (JTAG mode) 相关链接 Intel FPGA Download Cable II 用户指南 Intel Stratix 10 器件系列管脚连接指南 使用微处理器的 JTAG 单器件配置请参考 Intel Stratix 10 器件系列管脚连接指南来了解关于单个管脚使用和要求的其他信息 59

60 3. Intel Stratix 10 配置方案 图 33. 使用微处理器的 JTAG 单器件配置的连接设置 V CCIO_SDM Optional Monitoring 10kΩ Optional Configuration Control Signals MSEL 3 Intel Stratix 10 nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] Micro Processor R UP V CCIO_SDM R UP Pin 1 RDN JAM Player TCK TDO TMS TDI TCK TDO TMS TDI JTAG Configuration Pins TCK TDO TMS OPEN TDI GND VCCIO_SDM OPEN OPEN GND G ND ADDR Memory DATA 相关链接 JTAG 多器件配置 Intel Stratix 10 器件系列管脚连接指南 您可以对 JTAG 链中的多个器件进行配置 请遵循下面的管脚和指南对该配置进行设置 : 一个 JTAG 兼容的插头连接到 JTAG 链中的多个器件上 链中的器件数仅受下载电缆的驱动能力的限制 如果 JTAG 链中有 4 个或更多器件, 则使用板载缓冲器对 TCK TDI 和 TMS 管脚进行缓冲 也可以将受 JTAG 支持的其他 Intel FPGA 器件连接到链上 60

61 3. Intel Stratix 10 配置方案 使用下载电缆的 JTAG 多器件配置 图 34. 使用下载电缆的 JTAG 多器件配置的连接配置 下载电缆 10 管脚公头 (JTAG 模式 ) Pin 1 V CCIO_SDM V CCIO_SDM V CCIO_SDM 10 kω V CCIO_SDM 10 kω 10 kω 10 kω V CCIO_SDM 10 kω 10 kω Intel Stratix 10 Intel Stratix 10 Intel Stratix 10 nstatus nconfig CONF_DONE nstatus nconfig CONF_DONE nstatus nconfig CONF_DONE MSEL[2:0] MSEL[2:0] MSEL[2:0] V CCIO_SDM TDI TMS TCK TDO TDI TMS TCK TDO TDI TMS TCK TDO 1 kω GND 电阻值可在 1 kω 和 10 kω 之间变化 执行信号完整性来选择设置的电阻值 仅 JTAG 配置 : 通过 4.7 kω 外部上拉电阻将 Intel Stratix 10 器件的 MSEL [2:0] 连接到 VCCIO_SDM 对于结合另一种配置方案的 JTAG: 基于非 JTAG 配置方案连接 Intel Stratix 10 器件的 MSEL [2:0] JTAG 配置方案的调试指南 JTAG 配置方案会覆盖所有其他配置方案 除非 JTAG 接口被安全功能禁用, 否则 SDM 始终可以通过 JTAG 接受配置 JTAG 在恢复尝试使用损坏的映像进行配置时可能处于不可恢复状态的器件时特别有用 nstatus 下降沿终止所有的 JTAG 访问, 器件还原到 MSEL 指定的引导源 nstatus 在 JTAG 配置期间必须是稳定的 JTAG 配置期间,nSTATUS 跟随 nconfig 因此,nCONFIG 也必须是稳定的 与其他配置方案不同, 如果在 JTAG 配置期间发生错误, nstatus 不会置位 您必须监控 Intel Quartus Prime Pro Edition Programmer 生成的错误消息 调试建议 以下是 JTAG 的一些调试技巧 : 如果 JTAG 配置失败, 那么要检查 FPGA 是否已成功上电并退出 POR 一种方法是通过将 nconfig 驱动为低电平并确保 nstatus 也变为低电平来检查 nconfig 和 nstatus 之间的握手行为 (hand shaking behavior) 确定器件是否退出 POR 状态的另一种方法是使用 Intel Quartus Prime Programmer 检测器件 如果 programmer 能够检测到 Intel Stratix 10 器件, 那么它已退出 POR 状态 如果使用 Intel FPGA Download Cable II, 那么要将电缆时钟速度降到 6 MHz 如果 JTAG 链中有多个器件, 那么要断开 JTAG 链中的其他器件以隔离 Intel Stratix 10 器件 如果指定 OSC_CLK_1 作为配置的时钟源, 那么要确保 OSC_CLK_1 运行在 Intel Quartus Prime 软件中指定的频率上 对于包括 High Bandwidth Memory (HBM2) IP 或使用收发器的任何 IP 的设计, 必须在器件配置开始之前为器件提供自由运行且稳定的参考时钟 在配置开始之前, 所有收发器电源必须处于所要求的电压上 61

62 4. Stratix 10 配置功能 4.1. 器件安全 注意 : 请联系您的 Intel 销售代表以获得有关 Intel Stratix 10 器件中支持的器件安全的更多信息 Intel Stratix 10 器件提供了以下这些灵活且可靠的安全功能来保护敏感数据以及知识产权 : 用户图像验证和加密 基于公钥的验证 高级加密标准 (AES)-256 加密 JTAG 禁用 JTAG 调试禁用 / 使能 侧通道保护 物理防篡改 4.2. 通过协议配置 CvP 配置方案对外设和内核逻辑创建独立的图像 可以将外设和图像存储在本地配置器件, 或者将内核图像存储在主机内存, 从而减少系统成本, 并且提高外设内核图像的安全性 CvP 通过 PCI Express* ( PCIe ) 链路配置 FPGA 架构, 并且仅适用于端点 (Endpoint) Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

63 4. Stratix 10 配置功能 图 35. Intel Stratix 10 CvP 配置结构图 V CCIO_SDM Optional Monitoring 10kΩ AS x4 Flash Memory DATA[3:0] DCLK ncs0 Periphery Image (.jic) Configuration Control Signals MSEL 3 Configuration Control Signals 4 Intel Stratix 10 CVP_CONFDONE (optional) nconfig nstatus CONF_DONE INIT_DONE OSC_CLK_1 MSEL[2:0] AS_DATA[3:0] AS_CLK AS_nCS0 FPGA Fabric Core Image PCIe Host Core Image (.rbf) Root Complex n PCIe Link Core Image Update via PCIe Link End Point PCIe Hard IP (HIP) Secure Device Manager CvP 配置方案支持下列模式 : CvP 初始化模式 (CvP Initialization Mode): 在此模式下, 外部配置器件存储外设映像, 并通过 Active Serial x4 (Fast 模式 ) 配置方案加载到 FPGA 中 主机存储器存储内核映像, 并通过 PCIe link 加载到 FPGA 中 外设映像配置完成后,CONF_DONE 信号变高,FPGA 开始 PCIe 链路训练 (link training) 当 PCIe 链路训练完成时, PCIe 链路转变成 Link Training and Status State Machine (LTSSM) L0 状态, 然后通过 PCIe 枚举 PCIe 主机然后通过 PCIe 链路对内核进行配置 PCIe 参考时钟必须运行才能进行链路训练 内核映像配置完成后,CvP_CONFDONE 管脚 ( 如果使能 ) 变高, 表明 FPGA 已完全配置 CvP 更新模式 (CvP Update Mode): CvP 更新模式是一种重配置方案, 允许 FPGA 器件在器件进入用户模式后向目标器件提供更新的比特流 在此模式下,FPGA 器件通过将完整配置映像从外部本地配置器件加载到 FPGA 或 CvP 初始化后进行初始化 您可以在最初使用 CvP 初始化或任何其他配置方案配置的器件上执行 CvP 更新 63

64 4. Stratix 10 配置功能 相关链接 4.3. 部分重配置 Intel Stratix 10 Configuration via Protocol (CvP) Implementation User Guide 部分重配置 (PR) 使您能够动态地对一部分 FPGA 进行重配置, 而其余的 FPGA 设计则会继续运行 在设计的一个区域中可以定义多种不同的重配置, 对区域以外的操作不会造成影响 这种方法对多种功能的系统有效, 包括在相同的 FPGA 器件资源中分时 (time-share) 的功能 PR 使得更多复杂的 FPGA 系统得以实现 相关链接 Intel Quartus Prime Pro Edition 用户指南 : 部分重配置 64

65 5. 远程系统更新 远程系统更新使用 Intel Stratix 10 器件中提供的专用远程系统更新电路来实现器件重配置 远程系统更新具有以下优点 : 提供一种能够实现功能增强和错误修复的机制, 而无需回收您的产品 缩短产品上市时间 延长产品寿命 通过使用远程系统更新, 您可以使用 Intel Stratix 10 Serial Flash Mailbox Client Intel FPGA IP 将配置比特流写入 AS x4 闪存器件, 然后指示 SDM 从更新的映像进行重新启动 您可以在配置器件中存储多个应用程序映像和单个出厂映像 您的设计管理配置器件中应用程序映像的远程更新 一个对 Mailbox Client Intel Stratix 10 FPGA Mailbox Client IP Core 的指令将启动重配置 远程更新系统在重配置期间和重配置之后执行配置错误检测 如果应用程序映像中的错误阻止重配置, 那么配置电路将恢复为默认出厂映像并提供错误状态信息 下图显示了典型的远程系统更新进程 对于被动配置方案, 主机实现远程系统更新, 而不是实现 Intel Stratix 10 器件 要了解有关被动配置方案的远程系统更新的更多信息, 请参阅 Altera Remote Update IP Core User Guide 来了解早期器件系列中的远程系统更新实现 本文档介绍了主动配置方案的远程系统更新实现 图 36. 典型的远程系统更新过程 Development Location Network Data Data Data Remote Connection Remote Location Passive FPGA Configuration RSU Setup Remote Connection Host Flash Memory Stratix 10 System Board System Board Active FPGA Configuration RSU Setup Flash Memory Stratix 10 相关链接 Altera 远程更新 IP 核用户指南 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

66 5. 远程系统更新 5.1. 远程系统更新功能描述 使用 AS 配置的远程系统更新 使用 AS 配置的远程系统更新包括以下组件 : 您的外部远程系统更新主机设计 主机可以是 FPGA 中的自定义逻辑,HPS 或者 Nios II 处理器 一个出厂映像 用于映像存储的闪存器件 至少一个应用程序映像 注意 : 远程系统更新不能对应用程序映像使用部分重配置 (PR) 映像 不使用 HPS 作为远程系统更新主机的设计需要 Intel Stratix 10 Serial Flash Mailbox Client FPGA IP core ( 如下图所示 ) Serial Mailbox Client 发送和接收远程系统更新操作命令和响应 图 37. Intel Stratix 10 远程系统更新组件 System Board Intel Stratix 10 FPGA Flash Memory JTAG Interface External RSU Host Logic Secure Device Manager (SDM) Mailbox Client IP Avalon-MM Interface Avalon-MM Interface RSU Host Controller FPGA Fabric User Logic 相关链接 Mailbox Client Intel Stratix 10 FPGA IP Core User Guide User Guide 66

67 5. 远程系统更新 远程系统更新配置映像 使用远程系统更新的 Intel Stratix 10 器件需要以下配置映像 : 出厂映像 包含具有足够功能的逻辑来实现以下功能 : 获取新应用程序映像的设计特定逻辑 使用特定应用程序映像请求重配置的的设计特定逻辑 闪存中的映像存储 应用程序映像 包含实现自定义应用程序的逻辑 应用程序映像还必须包含获取新应用程序映像并将映像存储在闪存中的逻辑 注意 : 应用程序映像是可选的 您可以创建仅包含出厂映像的远程系统更新映像 使用出厂映像配置器件后, 可以添加或获取应用程序映像 根据闪存的存储空间, Intel Stratix 10 远程系统更新支持一个出厂应用程序映像和多达 507 个应用程序映像 Quartus Programming File Generator 最多只支持三个远程系统更新映像 但是, 您可以通过使用 Serial Flash Mailbox Client IP 和用户模式下的器件来添加新的其他映像 67

68 5. 远程系统更新 远程系统更新配置顺序 图 38. 远程系统更新配置顺序 在下图中, 蓝色文本是配置流程图 ( 第 11 页 ) 中显示的状态 Exit Power-On SDM Startup Boot ROM Code 1 Boot ROM Loads Firmware Sections Remote System Upgrade Flash Layout Static Firmware Static Firmware nconfig Asserted SDM is in Idle Mode Toggle nconfig Static Firmware Static Firmware 2 nconfig SDM Firmware Rising Edge Loads Dynamic Firmware Section (I/O Configuration) Reserved Factory Image Yes Configuration: Load Factory Image Remote Update to Application Image Enter User Mode with Factory Image Idle Mode: Direct to Factory Image Pin is asserted? Error Loading All Subsequent Application Images 5 Remote Update to Factory Image No Configuration: Load Application Image Enter User Mode with Application Image 4 Remote Update to other Application Image 3 Sub-Partition Table Sub-Partition Table (Back-up copy) Configuration Firmware Pointer Block (CPB0) Configuration Firmware Pointer Block (Back-up copy) Application Image (Primary) Application Image (Secondary) (1) Mapping of Pointers to Application Image Application Image N 重配置包含如下步骤 : 1. 器件退出上电复位 (POR) 后, 引导 ROM 从地址 0,256k,512k 或 768k 的四个静态固件插槽中的一个加载闪存来初始化 SDM 相同的配置固件存在于这些中的每一个位置 ( 有关将固件编程到闪存中的详细步骤, 请参考执行 Non-HPS 远程系统更新功能的指南 ( 第 69 页 ) 的 Step 2 2. 可选的 direct-to-factory 管脚控制 SDM 固件加载出厂映像还是应用程序映像 您可以将 direct-to-factory 输入分配给任何未使用的 SDM 管脚 如果不指定此管脚,SDM 将加载应用程序映像 3. 闪存器件中的配置固件指针模块维护一个指向应用程序映像的指针列表 68

69 5. 远程系统更新 4. 加载应用程序映像时,SDM 以相反的顺序遍历指针模块 SDM 加载最高优先级的图像 图像加载完成后, 器件进入用户模式 5. 如果加载最新 ( 最高优先级 ) 图像不成功,SDM 将尝试加载列表中的下一个应用程序图像 如果没有一个应用程序映像加载成功, 那么 SDM 将加载出厂映像 6. 如果加载出厂映像失败, 那么可以使用 Serial Flash Mailbox Client IP 将不同的配置比特流写入 AS x4 闪存器件 然后, 指示 SDM 从 AS x4 闪存中更新的映像进行重新引导 ( 此步骤未在图中显示 ) 如果在用户模式下使用应用程序映像对器件重配置失败, 那么 SDM 将加载最后一个工作映像 5.2. 执行 Non-HPS 远程系统更新功能的指南 图 39. Intel Stratix 10 模块和接口, 使用存储在闪存中的映像实现 RSU Intel Stratix 10 FPGA Flash Memory AS x4 to store RSU image SDM IOs Secure Device Manager (SDM) Mailbox Interface Mailbox Client Intel Stratix 10 FPGA IP Avalon-MM Interface RSU Host Controller (User logic/nios II, JTAG to Avalon Master Bridge) JTAG Interface 注意 : 关于使用 HPS 作为 RSU 主机来执行远程系统更新的详细信息, 请参考 Intel Stratix 10 SoC 开发套件用户指南 以下是实现远程系统更新时需要遵循的准则 : 1. 出厂或应用程序映像必须至少包含远程系统更新主机控制器和 Mailbox Client Intel Stratix 10 FPGA IP 您可以使用自定义逻辑, Nios II 处理器或者 JTAG to Avalon Master Bridge IP 作为远程系统更新主机控制器 远程系统更新主机控制器通过 Mailbox Client Intel Stratix 10 FPGA IP 向 SDM 发送命令和从 SDM 接收响应来控制远程系统更新功能 Mailbox Client 充当远程系统更新主机和 SDM 之间的信使 它将命令传递给 SDM 并从 SDM 响应 2. 预生成的标准远程系统更新映像文件应包括一个出厂映像或者一个存储映像以及至少一个应用程序映像 必须将远程系统更新映像编程到闪存中 在用户模式下, 您可以编写其他应用程序映像 请参考使用编程文件生成器生成远程系统更新映像文件 ( 第 75 页 ) 来了解关于使用编程文件生成器生成标准和单个远程系统更新映像文件的具体步骤 3. 远程系统更新要求您使用 AS x4 配置方案为 FPGA 配置预先生成的远程系统更新映像 4. 一旦器件使用出厂映像或者应用程序映像进入用户模式, 远程系统更新主机就可以执行以下远程系统更新操作 : a. 使用应用程序映像或者出厂映像对器件进行重配置 69

70 5. 远程系统更新 i. 从出厂映像到应用程序映像, 或反之亦然 ii. 从一个应用程序映像到另一个应用程序映像 b. 擦除应用程序映像 c. 添加应用程序映像相关链接 Intel Stratix 10 SoC 开发套件用户指南 Mailbox Client Intel Stratix 10 FPGA IP Core 用户指南 5.3. 命令和错误代码 远程系统更新主机通过 Mailbox Client Intel Stratix 10 FPGA IP 使用命令和响应数据包与 SDM 进行通信 图 40. 命令和错误代码标头 (header) 格式 RESERVED ID 0 LENGTH I COMMAND / ERROR CODE 下表描述了 header 命令的字段 表 27. Mailbox Client Intel Stratix 10 FPGA IP 命令和错误代码标头 (header) 说明 Header Bit 说明 Reserved [31:28] 已保留 ID [27:24] 命令 ID 响应 header 返回命令头中指定的 ID 在每个命令中设置不同的 ID 以使 响应与命令匹配 0 [23] 已保留 Length [22:12] header 后面的参数的字数 I [11] Mailbox Client 当使用 Mailbox Client Intel Stratix 10 FPGA IP core 发送命 令时将此比特设成 0 Command Code/Error Code [10:0] Command Code 指定命令 Error Code 指示命令成功与否 操作命令 表 28. Mailbox Client Intel Stratix 10FPGA IP 命令列表和描述 命令 代码 ( 十六进制 ) 命令数 (13) 响应数 (13) 说明 RSU_IMAGE_ UPDATE 5C 2 0 从数据源或者存储在 AS x4 闪存器件中的配置数据触发重配置 此命令使用 64-bit 参数来指定闪存中的重配置地址 Bit [63:32]: 保留 ( 写为 0) Bit [31:0]: 应用程序映像的起始地址 继续... (13) 不包括命令和响应 header 70

71 5. 远程系统更新 命令 代码 ( 十六进制 ) 命令数 (13) 响应数 (13) 说明 如果器件已在处理配置, 则返回非零响应 CONFIG_STA TUS 报告上次重配置的状态 您可以使用此命令检查配置期间和配置后的配置状态 响应 包含以下字段 : Wor d Summa ry Description 0 状态 描述最近配置相关错误 没有配置错误时为 0 错误字段有 2 个字段 : 高 16 位 : 主要错误代码 低 16 位 : 不包含有意义数据的次要错误 以下是主要错误代码的有效值 : Major Error Code 0xF001 0xF002 0xF003 0xF004 0xF005 0xF006 0xF007 Description BITSTREAM_ERROR HARDWARE_ACCESS_FAILURE BITSTREAM_CORRUPTION INTERNAL_ERROR DEVICE_ERROR HPS_WATCHDOG_TIMEOUT INTERNAL_UNKNOWN_ERROR 1 版本 此版本为 0 2 管脚状态 指定以下配置控制信号的值 Bit [31]: 当前的 nstatus 输出值 (active low) Bit [30]: 检测到的 nconfig 输入值 (active low) Bit [29:8]: 保留 Bit [7:0]: 上电时的 MSEL 值 3 soft function 状态 指定每个 soft function 的值, 此 function 是否分配给 SDM 管脚 Bit [31:4]: 保留 Bit [3]: SEU_ERROR. Bit [2]: CVP_DONE. Bit [1]: INIT_DONE. Bit [0]: CONF_DONE. 4 错误位置包含错误位置 返回 0 表示没有错误 5 错误详情包含错误详情 返回 0 表示没有错误 RSU_STATUS 5B 0 8 报告当前远程系统更新状态 此命令返回以下响应 : Wor d Summa ry Description 0-1 当前映像当前运行的应用程序映像的 Flash 偏移量 继续... (13) 不包括命令和响应 header 71

72 5. 远程系统更新 命令 代码 ( 十六进制 ) 命令数 (13) 响应数 (13) 说明 2-3 上次失败的映像 上次失败的应用程序映像的 Flash 偏移量 全 1 的值表示没有失败的映像 如果没有失败的映像, 那么以下字不包含有意义的数据 4 状态 上次失败映像的失败代码 错误字段有两部分 : 高 16 位 : 主要错误代码 低 16 位 : 不包含有意义数据的次要错误 以下主要错误代码定义为 : Major Error Code 0xF001 0xF002 0xF003 0xF004 0xF005 0xF006 0xF007 Description BITSTREAM_ERROR HARDWARE_ACCESS_FAILURE BITSTREAM_CORRUPTION INTERNAL_ERROR DEVICE_ERROR HPS_WATCHDOG_TIMEOUT INTERNAL_UNKNOWN_ERROR 5 版本 包含了每个 soft function 的值, 此 function 是否在 SDM 管 脚上 6 错误位置包含上次失败映像的错误位置 返回 0 表示没有错误 7 Error details 包含上次失败映像的错误详情 返回 0 表示没有错误 QSPI_OPEN 客户端使用此命令请求独占访问 AS x4 接口 SDM 返回相应的响应 : 如果 AS x4 可用, 那么 SDM 通过响应 OK 来授予请求 QSPI_CLOSE 关闭对 AS x4 的独占访问权限 如果 SDM 正在配置器件或 AS x4 正在使用中, 那么 SDM 将返回错误响应 注意 : SDM 仅使用此邮箱授予对客户端的独占访问权限 其他客户端在此客户端关闭之前无法访问 AS x4 QSPI_SET_C S 使用芯片选择线 (chip select lines) 选择闪存 Bit [31:28]: 使用 one-hot 编码对闪存 0-4 进行芯片选择 Bit [27:0]: 保留 ( 写为 0) QSPI_READ 3A 2 N 读取闪存 定义下面两个参数 : 开始读取的闪存地址偏移 ( 一个字 ) 要读取的字数 成功时返回 OK 响应, 从闪存读取的数据前面的代码 如果不成功, 返回以下其中一个响应 : 返回一个错误代码 当从闪存读取的部分数据不正确时, 返回 OK 注意 : 最大传输大小为 4 KB QSPI_READ 命令在配置期间不能运行 QSPI_WRITE 39 2+N 0 将数据写入闪存 定义下面 3 个参数 : 继续... (13) 不包括命令和响应 header 72

73 5. 远程系统更新 命令 代码 ( 十六进制 ) 命令数 (13) 响应数 (13) 说明 闪存中的字起始地址 以字为单位的大小 数据 成功写入会返回一个 OK 响应代码 客户端在发出此命令准备写入存储器前需要发出 QSPI_ERASE 命令 注意 : 最大传输大小限制为 4 KB QSPI_WRITE 命令在配置期间不能运行 QSPI_ERASE 擦除闪存的一个扇区 定义以下 2 个参数 : 闪存中要进行擦除的字起始地址 地址必须是闪存中扇区的起始地址 要擦除的字节数, 必须是 64K 字节的倍数 成功擦除后会返回一个 OK 响应代码 QSPI_READ_ DEVICE_REG QSPI_WRITE _DEVICE_RE G QSPI_SEND_ DEVICE_OP 35 2 N 从闪存中读取寄存器 如果数据不是 4 个字节的倍数, 那么用 0 字节填充, 直到下一 个字边界 使用 2 个参数 : 读命令的操作码 (opcode) 要读取的字节数 最大为 8 个字节 成功读取后将返回一个 OK 响应代码, 然后返回从器件读取的数据 36 2+N 0 写入闪存上的寄存器 使用 3 个参数 : 写命令的操作码 要写入的字节数 最大为 8 个字节 数据 最大写入为 2 个字, 用 0 填充到字边界 成功写入后会返回一个 OK 响应代码 发送命令操作码到闪存 使用 1 个参数 : 发送附加闪存的操作码 成功的命令会返回一个 OK 响应代码 错误代码响应 表 29. Mailbox Client Intel Stratix 10 FPGA IP 错误代码响应和描述 值 ( 十六进制 ) 错误代码响应说明 0 OK 表示命令已成功完成 1 INVALID_COMMAND 表示命令是一个错误的格式 根据传递给 Mailbox Client 的命令, 响应错误代码可能不足以确保操作成功完成 2 UNKNOWN_BR 表明命令代码不被识别 如果取消选择 Programmer Tools -> Options 上的 Use the factory default helper image, 则会 出现此问题 3 UNKNOWN 表示当前加载的固件不理解命令代码 100 NOT_CONFIGURED 表示器件未被配置 1FF 2FF ALT_SDM_MBOX_RESP_DEVICE_B USY ALT_SDM_MBOX_RESP_NO_VALID _RESP_AVAILABLE 表明器件处于忙状态 表明没有有效响应 3FF ALT_SDM_MBOX_RESP_ERROR 一般错误 (13) 不包括命令和响应 header 73

74 5. 远程系统更新 5.4. 远程系统更新闪存器件布局 当您生成远程系统更新编程文件时, Intel Quartus Prime Programming Files Generator 填入 (populate) 闪存器件 表 30. 远程系统更新闪存布局 闪存起始地址 0 或者分区闪存地址 0 内的 A2 分区都必须按照下表进行设置 偏移 大小 ( 以字节为单位 ) 使用子分区名称子分区标志 保留地址 (Bit 0) 只读 (Bit 1) 0k 256k 静态固件部分 BOOT_INFO ( 远程系统更新引导映像 ) 256k 256k 静态固件部分 512k 256k 静态固件部分 768k 256k 静态固件部分 1M 64k 保留 YES YES 1M+64k 不定 出厂映像 FACTORY_IMAGE YES YES Next 32k 子分区表 SPT0 YES NO Next + 32k 32k 子分区表 ( 备份副本 ) SPT1 YES NO Next + 32k 32k 配置固件指针模块 CPB0 YES NO Next + 32k 32k 配置固件指针模块 ( 备份副 本 ) CPB1 YES NO 不定不定应用映像 1 APP_IMAGE1 (14) NO NO 不定不定应用映像 2 APP_IMAGE2 (14) NO NO 不定不定应用映像 N APP_IMAGEN (14) NO NO 配置固件指针模块 (PCB) 执行远程系统更新时, 配置固件将访问配置固件指针模块 Intel Quartus Prime Programming Files Generator 设置初始配置固件指针模块 配置固件指针模块块 (CPB0/CPB1) 的每个副本必须为 4 KB 表 31. 配置固件指针模块格式 如果指针包含全 0 或全 1 的值, 那么配置固件不会加载映像 偏移大小 ( 以字节为单位 )l 子分区名称示例内容 0 32 保留 0x20 8 第一个 ( 最低优先级 ) 映像指针槽 (15) Bit [31:0]: 应用映像 N 起始地址 Bit [63:32]: 保留继续... (14) (15) 用户指定的子分区名称 此映像指针具有初始标准远程更新映像的最高优先级 74

75 5. 远程系统更新 偏移大小 ( 以字节为单位 )l 子分区名称示例内容 0x28 8 第二个 ( 第二低优先级 ) 映像指针槽 Bit [31:0]: 应用映像 2 起始地址 Bit [63:32]: 保留 And so on 8 0xFF0 8 最后一个 ( 最高优先级 ) 映像指针 Bit [31:0]: 应用映像 1 起始地址 Bit [63:32]: 保留 0xFF8 保留 5.5. 使用编程文件生成器生成远程系统更新映像文件 使用 Intel Quartus Prime Programming File Generator 工具生成 Intel Stratix 10 远程系统更新闪存编程文件 生成一个标准 RSU 映像 按照以下步骤生成一个标准 RSU 映像 : 1. 在 File 菜单上, 点击 Programming File Generator 2. 从 Device family 下拉列表中选择 Stratix 从 Configuration scheme 下拉列表中选择配置方案 当前的 Intel Quartus Prime 仅支持 Active Serial x4 的远程系统更新特性 4. 在 Output Files 选项卡上, 指定输出目录和文件名 5. 选择输出文件类型 对 AS x4 配置模式选择以下文件类型 : JTAG Indirect Configuration File (.jic)/programmer Object File (.pof) Memory Map File (.map) Raw Programming File (.rpd) 6. 在 Input Files 选项卡上, 点击 Add Bitstream, 选择出厂和应用映像.sof 文件并点击 Open 7. 在 Configuration Device 选项卡上, 点击 Add Device, 选择闪存, 然后点击 OK Programming File Generator 工具自动填充闪存分区 8. 选择 FACTORY_IMAGE 分区并点击 Edit 9. 在 Edit Partition 对话框中, 在输入文件下拉列表中选择出厂映像.sof 文件, 然后点击 OK 注意 : 您必须将 Page 0 分配给 Factory Image Intel 建议让 Intel Quartus Prime 软件通过保留 Address Mode 的默认值 Auto 来自动分配 FACTORY_IMAGE 的起始地址 从 Address Mode 下拉列表中选择 Block, 对 FACTORY_IMAGE 设置一个 End address 值 Programming File Generator 保存并指定用于存储 BOOT_INFO SPT0 SPT1 CPB0 和 CPB1 的起始和结束闪存地址 10. 选择闪存, 点击 Add Partition 11. 在 Add Partition 对话框中, 从 Input file 下拉列表中选择应用映像.sof 文件, 指定页面号码 75

76 5. 远程系统更新 12. 对其他应用映像重复此步骤并单击 OK 您最多可以为三个应用映像添加三个分区 page 1 应用映像的优先级最高, page 3 映像的优先级最低 13. 对于.jic 文件, 点击 Flash loader 上的 Select, 选择器件系列和器件名称, 然后点击 OK 14. 点击 Generate 生成远程系统更新编程文件 生成编程文件后, 可以对闪存进行编程 注意 : 生成单一 RSU 映像 生成的.jic 文件仅包含初始闪存数据 如果远程主机更新初始闪存映像, 然后应用程序执行验证操作, 那么验证操作将失败 您可以使用 programmer 检查闪存内容并将其与新的闪存映像.rpd 进行比较 注意 : 如果计划更新出厂映像, 那么 Intel 建议保留 64 KB 的额外空间用于出厂映像扩展 按照下面步骤保留用于更新出厂映像的额外空间 : a. Identify the new end address by adding 通过添加 64 KB 到 FACTORY_IMAGE 的现有的 END ADDRESS 来标识新的结束地址 结束地址在.map 文件中可以找到 例如, 如果当前结束地址为 0x00423FF, 那么新的结束地址为 0x00433FF b. 重复这些步骤以重新生成新的.jic 文件 在 Configuration Device 选项卡上, 选择 FACTORY_IMAGE 分区, 然后单击 Edit 在 Edit Partition 对话框中, 从 Address Mode 下拉列表中选择 Block, 对 FACTORY_IMAGE 设置新的 End address 值 按照下面步骤生成单一 RSU 映像 (.rpd), 用于在用户模式下添加或更新应用映像 : 1. 在 File 菜单上, 点击 Programming File Generator 2. 从 Device family 下拉列表中选择 Stratix 从 Configuration mode 下拉列表中选择配置模式 当前的 Intel Quartus Prime 仅支持 Active Serial x4 的远程系统更新特性 4. 在 Output Files 选项卡上, 指定输出目录和文件名 5. 选择输出文件类型 对 AS x4 配置模式选择以下文件类型 : Raw Programming File (.rpd) 6. 点击 Edit 按钮, 对闪存中的映像指定 Start address 7. 默认情况下,.rpd 文件类型为 little-endian, 如果使用一个不支持 little-endian 格式的第三方 programmer, 那么点击 Option/Boot Info 按钮 在 Options 对话框中, 将 RPD File Endianness 设置成 Big Endian 76

77 5. 远程系统更新 图 41. 指定 RPD Bit-Level Endianness Options/Boot info Big endian 8. 在 Input Files 选项卡上, 点击 Add Bitstream 将 Files of type 更改成 SRAM Object File (*.sof) 然后, 选择应用映像.sof 文件, 然后点击 Open 9. 点击 Generate 生成远程系统更新编程文件 现在可以对闪存进行编程 5.6. 从 FPGA 内核实例进行远程系统更新 本部分对一个完整的远程系统更新实例作了介绍, 包括以下步骤 : 1. 创建初始远程系统更新映像 (.jic), 包含出厂映像的比特流和一个应用程序映像 2. 使用随后对器件进行配置的初始远程系统更新映像对闪存进行编程 3. 使用应用程序映像或出厂映像对器件进行重配置 4. 创建一个单一远程系统更新 (.rpd), 包含在用户模式下添加应用程序映像的比特流 5. 添加应用程序映像 6. 删除应用程序映像 5.7. 必要条件 要运行此远程系统更新实例, 系统必须满足以下硬件和软件要求 : 77

78 5. 远程系统更新 您应该运行 Intel Quartus Prime Pro Edition 软件版本 18.0 Update 1 或者更高版本 您应该创建此实例, 并将其下载到 Intel Stratix 10 SoC Development Kit 中 设计应包括 Mailbox Client Intel Stratix 10 FPGA IP 邮箱客户端 Intel Stratix 10, 连接到 JTAG to Avalon Master Bridge, 如 Platform Designer 系统所示 JTAG to Avalon Master Bridge 充当出厂映像和应用程序映像的远程系统更新主机控制器 图 42. 远程系统更新设计实例所需要的通信和主机组件 5.8. 创建初始闪存映像, 包含出厂映像的比特流和一个应用程序映像 1. 在 File 菜单上, 点击 Programming File Generator 2. 从 Device family 下拉列表中选择 Stratix 从 Configuration mode 下拉列表中选择配置模式 当前的 Intel Quartus Prime 仅支持 Active Serial x4 的远程系统更新特性 4. 在 Output Files 选项卡上, 指定输出目录和文件名 5. 选择输出文件类型 对 Active Serial (AS) x4 配置模式选择以下文件类型 : JTAG Indirect Configuration File (.jic) Memory Map File (.map) Raw Programming File (.rpd).rpd 文件的生成是可选的 78

79 5. 远程系统更新 6. 在 Input Files 选项卡上, 点击 Add Bitstream, 选择出厂和应用映像.sof 文件并点击 Open a. Bitstream_1 是出厂映像的比特流 b. Bitstream_2 是应用程序映像的比特流 7. 在 Configuration Device 选项卡上, 点击 Add Device, 选择 MT25QU02G 闪存, 然后点击 OK Programming File Generator 工具自动填充闪存分区 8. 选择 FACTORY_IMAGE 分区并点击 Edit 79

80 5. 远程系统更新 9. 在 Edit Partition 对话框中, 选择 Bitstream_1 作为 Input file 下拉列表中的出厂映像.sof 使用 Page 0 和 Address Mode 的默认设置 点击 OK 10. 选择 MT25QU02G 闪存, 点击 Add Partition 11. 在 Add Partition 对话框中, 选择 Bitstream_2 作为 Input file 下拉列表中的出厂映像.sof 指定 Page: 1 使用 Address Mode 的默认设置 点击 OK 12. 在 Flash loader 中点击 Select 从 Device family 列表中选择 Stratix 10 选择 1SX280LU3S2 作为 Device name 点击 OK 13. 点击 Generate 生成远程系统更新编程文件 生成以下两个文件 : a. Initial_RSU_Image.jic b. Initial_RSU_Image_jic.map 以下实例输出显示了生成的.map 文件.map 列出了出厂映像 CPB0 CPB1 和应用映像的起始地址 远程系统更新需要这些地址 BLOCK START ADDRESS END ADDRESS BOOT_INFO 0x x0010FFFF FACTORY_IMAGE 0x x002D3FFF SPT0 0x002D4000 0x002DBFFF SPT1 0x002DC000 0x002E3FFF CPB0 0x002E4000 0x002EBFFF CPB1 0x002EC000 0x002F3FFF Application Image 0x002F4000 0x004B7FFF Configuration device: 1SX280LU3S2 Configuration mode: Active Serial x4 Quad-Serial configuration device dummy clock cycle: 15 Notes: 80

81 5. 远程系统更新 - Data checksum for this conversion is 0xBFFB90A5 - All the addresses in this file are byte addresses 生成编程文件后, 可以对闪存进行编程 l 81

82 5. 远程系统更新 5.9. 使用初始远程系统更新映像对闪存进行编程 1. 打开 Programmer, 点击 Add File 选择生成的.jic 文件 (Initial_RSU_Image.jic) 并点击 Open 2. 对附加的.jic 文件勾选 Program/Configure 3. 点击 Start, 开始使用初始远程系统更新映像对闪存进行编程 4. 当进度条达到 100% 时, 配置完成 重启电路板, 使用 AS x4 配置方案通过应用程序映像对 Intel Stratix 10 器件进行自动配置 注意 : 此实例没有直接对出厂管脚进行指定 因此,programmer 使用应用程序映像对器件进行配置 如果设计不直接使用出厂管脚, 那么 programmer 会使用应用程序映像进行配置 5. 使用 RSU_STATUS 命令来确定 programmer 使用哪个比特流映像, 如下例所示 : a. 在 Intel Quartus Prime 软件中, 选择 Tools > System Debugging Tools > System Console 启动系统控制台 (system console) b. 在 Tcl Console 窗格中, 输入 source rsu1.tcl 来打开 Tcl 脚本实例, 执行远程系统更新命令 c. 输入 rsu_status 命令, 报告当前的远程系统更新状态 您可以从远程系统更新状态报告中检索当前运行的映像地址 当前映像地址必须与.map 文件中的应用程序映像的起始地址匹配, 这表示当前正在使用应用程序映像对器件进行配置 82

83 5. 远程系统更新 使用应用程序映像或出厂映像对器件进行重配置 以下步骤描述了在器件进入用户模式后使用操作命令通过所需的应用程序映像或出厂映像对器件进行重新配置的步骤 1. 远程系统更新主机发送 RSU_IMAGE_UPDATE 命令以执行远程系统更新到所需的应用程序映像或工厂映像 a. 例如, 在系统控制台的 Tcl 控制台中, 输入以下命令执行远程系统更新到出厂映像, 反之亦然 i. rsu_image_update 0x ii. 注意 : 以上是使用出厂映像对器件进行重配置的命令,0x 是.map 文件中所示的出厂映像的起始地址 一旦器件重配置成功, 通过系统控制台到器件的 JTAG 主机连接就会断开 您必须重新启动系统控制台才能重新建立与器件的连接来执行下一个命令 rsu_image_update 0x002F4000 注意 : 以上是使用应用程序映像对器件进行重配置的命令,0x002F4000 是.map 文件中所示的应用程序映像的起始地址 可选 : 使用 rsu_status 命令检索远程系统更新状态, 确保已使用所需映像对器件进行重配置 2. 在系统控制台的 Tcl 控制台中, 键入 rsu_status 以检索器件中正在运行的当前映像 当前映像地址必须与.map 文件中的出厂或应用程序映像的起始地址匹配, 具体取决于器件重配置的映像 下图显示了使用出厂映像重配置器件 83

84 5. 远程系统更新 添加应用程序映像 按照下面步骤将应用程序映像添加到闪存中 : 1. 通过运行 QSPI_OPEN 和 QSPI_SET_CS 命令设置对 AS x4 和闪存的独占访问 运行这些命令后, 您可以独占访问 AS x4 接口和闪存, 直到运行 QSPI_CLOSE 命令放弃访问权限 使用 QSPI_WRITE 命令将新应用程序映像写入闪存中 2. 或者,rsu1.tcl 脚本包括 program_flash 函数, 该函数将一个新应用程序映像编程到闪存中 执行以下命令 : program_flash new_application_image.rpd 0x03FF program_flash 函数使用三个参数 : a. 要写入闪存的.rpd 文件 b. 起始地址 c. 每个 QSPI_WRITE 命令要写入的字数 QSPI_WRITE 支持每条写指令最多 1024 个字 3. 使用 QSPI_WRITE 命令将新的应用程序映像起始地址写入配置固件指针模块块 (CPB) 中的新映像指针插槽 开始写入前, 要确保新的图像指针槽值为 0xFFFFFFFF 84

85 5. 远程系统更新 注意 : 编辑配置固件指针模块和子分区表时, 必须更新两个副本 (CBP0 和 CBP1) 请参考表 31 ( 第 74 页 ) 来了解关于配置固件指针模块的详细信息 根据上述实例,CPB0 和 CPB1 中的地址偏移 0x20 必须指向应用程序映像的起始地址 将新的应用程序映像的起始地址写入到下一个映像指针插槽前, 下一个新映像指针插槽值必须为 0xFFFFFFFF 表 32. 配置固件指针模块内容 CPB 起始地址 + 0x20 内容 值 CPB0 + 0x20 = 0x002E4020 当前应用程序映像指针插槽 ( 最高优先权 ) 0x002F4000 CPB0 + 0x28 = 0x002E4028 下一个映像指针插槽 0xFFFFFFFF CPB1 + 0x20 = 0x002EC020 当前应用程序映像指针插槽 ( 最高优先权 ) 0x002F4000 CPB1 + 0x28 = 0x002EC028 下一个映像指针插槽 0xFFFFFFFF 您可以使用 qspi_read 函数验证新映像指针插槽值是否为 0xFFFFFFFF qspi_read 函数使用两个参数 : 1. 起始地址 2. 要读取的字数 图 43. 验证新映像指针插槽值是否为 0xffffffff 您现在可以通过使用 qspi_write_one_word 函数将新应用程序映像地址写入到下一个映像插槽 qspi_write_one_word 函数使用两个参数 : 1. 地址 2. 字的值 85

86 5. 远程系统更新 图 44. 在 0x 上将地址指针写入到新映像指针插槽 您现在可以对下一个映像指针插槽运行 qspi_read 函数以确保是使用所需的新应用程序映像的起始地址写入的 验证 0x 上的新映像指针插槽的更新 通过置位 nconfig 管脚, 主机软件现在使用新应用程序映像对 Intel Stratix 10 FPGA 进行重配置 或者, 您可以重启 PCB 重配置后, 检查器件重配置后的当前映像地址 预期的地址应该为 0x03ff0000 通过添加新映像, 您的应用程序映像列表包括最新添加的应用程序映像和旧的应用程序映像 ( 现在成为次要映像 ) 最新添加的应用程序映像具有最高优先级 注意 : 当远程系统更新主机加载应用程序映像时, 静态固件以相反的顺序遍历映像指针插槽 重启器件时新映像具有最高优先级 删除应用程序映像 1. 通过运行 QSPI_OPEN 和 QSPI_SET_CS 命令设置对 AS x4 和闪存的独占访问 运行这些命令后, 您可以独占访问 AS x4 接口和闪存, 直到运行 QSPI_CLOSE 命令放弃访问权限 使用 QSPI_WRITE 命令将新应用程序映像写入闪存中 2. 通过使用 QSPI_WRITE 命令将存储在配置固件指针模块 (CPB0 和 CPB1) 的映像指针插槽中的应用程序映像起始地址写入到 0x 注意 : 编辑配置固件指针模块和子分区表时, 必须更新两个副本 (copy0 和 copy1) 3. 使用 QSPI_ERASE 命令擦除闪存中的应用程序映像内容 4. 要删除新应用程序映像, 需要在下一个或后续映像指针插槽中添加另一个新应用程序映像, 或者允许器件回退到应用程序映像列表中的之前的或次要的应用程序映像 下表显示了 CPB0 和 CPB1 的图像指针插槽的正确条目 ( 偏移 0x20 和 0x28): 86

87 5. 远程系统更新 CPB 起始地址 + 0x20 内容值 CPB0 + 0x20 = 0x002E4020 旧应用程序映像指针插槽 ( 较低优先级 ) 0x002F4000 CPB0 + 0x28 = 0x002E4028 当前 / 新应用程序映像指针插槽 ( 最高优先级 ) 0x03FF0000 CPB1 + 0x20 = 0x002EC020 旧应用程序映像指针插槽 ( 较低优先级 ) 0x002F4000 CPB1 + 0x28 = 0x002EC028 当前 / 新应用程序映像指针插槽 ( 最高优先级 ) 0x03FF0000 现在, 您可以使用 qspi_write_one_word 函数将值写入到 0x 来删除当前或新的应用程序映像地址映像指针插槽, 如以下示例所示 qspi_write_one_word 函数使用地址和数据参数 请务必清除刚刚从闪存中删除的应用程序内容 对 CBP0 和 CPB1, 在 offset 0x28 上的映像指针插槽使用 qspi_read 来验证 qspi_write_one_word 命令是否完成 您现在可以使用旧的应用程序映像对器件进行配置 如果重启器件或者主机置位 nconfig 管脚, 那么旧的应用程序映像具有最高优先级 您可以运行 rsu_status 报告来检查当前映像地址 (0x002f4000) 的状态 87

88 6. Intel Stratix 10 调试指南 6.1. Intel Stratix 10 调试概述 Intel Stratix 10 器件采用一种新的配置架构 Secure Device Manager (SDM) 是一种专用硬核处理器, 从器件上电复位控制和监控设器件配置的各个方面 此配置架构不同于以前的 Intel FPGA 器件系列 ( 状态机控制配置 在可用配置模式, 配置管脚行为和连接指南方面, Intel Stratix 10 与以前的器件系列之间存在重要差异 另外, 比特流格式是不同的 了解这些差异以及这些管脚的行为方式可以帮助您理解和调试配置问题 6.2. 与之前器件系列相比的配置管脚差异 配置管脚名称 (Pre- Intel Stratix 10) Intel Stratix 10 管脚名称 注释 TRST 不可用使用 TMS 复位序列 保持 TMS 在高电平 5 个 TCK 周期 CLKUSR OSC_CLK_1 您可以提供一个外部源将配置吞吐量提高到 250 MHz 使用外部时钟源收发器 HPS PCIe High Bandwidth Memory (HBM2) 需要这个外部时钟 请参考 Setting Configuration Clock Source 来了解在 Intel Quartus Prime Pro Edition 软件中设置时钟源和频率的说明 CRC_ERROR CONF_DONE Any unused SDM_IO (SEU_ERROR) SDM_IO5, SDM_IO16 (CONF_DONE) 没有专用位置 现在称为 SEU_ERROR 在 CONF_DONE 置位前要忽略 没有单一专用管脚位置 不再是 Open Drain 外部上拉不是强制性的 DCLK (PS - FPP) AVST_CLK, AVSTx8_CLK x8 模式在 SDM_IO14 (AVSTx8_CLK) 上有一个专用时钟输入 对于其他 Avalon -ST 模式, 使用 AVST_CLK AVST_CLK 和 AVSTx8_CLK 必须是连续的, 并且在配置期间不能暂停 DCLK (AS) SDM_IO2 (AS_CLK) 在 AS 模式下使用内部振荡器时,AS_CLK 运行范围为 MHz 如 果为 OSC_CLK_1 管脚提供 25 MHz,100 MHz 或 125 MHz 时钟, 那么 AS_CLK 最高可以运行 133 MHz DEV_OE DEV_CLRn INIT_DONE 不可用 不可用 SDM_IO0 SDM_IO16 INIT_DONE 不再是 Open Drain 继续... Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

89 6. Intel Stratix 10 调试指南 配置管脚名称 (Pre- Intel Stratix 10) Intel Stratix 10 管脚名称 注释 MSEL[0] SDM_IO5 (MSEL[0]) SDM 对 MSEL 进行采样后, 此管脚按照所选的配置模式运行 请勿直接连 接电源 根据需要使用 4.7KΩ 上拉或下拉电阻 MSEL[1] SDM_IO7 (MSEL[1]) SDM 对 MSEL 进行采样后, 此管脚按照所选的配置模式运行 请勿直接连 接电源 根据需要使用 4.7KΩ 上拉或下拉电阻 MSEL[2] SDM_IO9 (MSEL[2]) SDM 对 MSEL 进行采样后, 此管脚按照所选的配置模式运行 请勿直接连 接电源 根据需要使用 4.7KΩ 上拉或下拉电阻 NSTATUS nstatus 不再是 Open Drain Intel 建议对 V CCIO_SDM 使用一个 10 KΩ 上拉电 阻 NCE 不可用不支持多器件配置 NCEO 不可用不支持多器件配置 DATA[31:0] (PP32/PP16) AVST_DATA[31:0] Avalon -ST x8 将 SDM 管脚用于数据管脚 DATA[7:0] (PP8) ncso[2:0] SDM _IO pins (AVSTx8_DATAn) SDMIO_8 (AS_nCSO3) SDMI_O7 (AS_nCSO2) SDMI_O9 (AS_nCSO1) SDM_IO5 (AS_nCSO0) Intel Stratix 10 最多支持 4 个级联 AS 器件 nio_pullup 不可用使用 JTAG 指令进行调用 AS_DATA0_ASDO AS_DATA[3:1] SDM_IO4 (AS_DATA0) SDM_IO6 (AS_DATA3) SDM_IO3 (AS_DATA2) SDM_IO1 (AS_DATA1) 与早期器件系列不同,AS 接口在上电时不会自动处于三态 当您将 MSEL 设置为 JTAG 时,SDM 驱动 AS_CLK,AS_DATA0-AS_DATA3 和 AS_CS0-AS_CS3,MSEL 管脚, 直到 POR PR_REQUEST GPIO* 没有专用位置 PR_READY GPIO* 没有专用位置 PR_ERROR GPIO* 没有专用位置 PR_DONE GPIO* 没有专用位置 CVP_CONFDONE 任何未使用的 SDM_IO CVP_CONFDONE 相关链接 设置配置时钟源 ( 第 21 页 ) 89

90 6. Intel Stratix 10 调试指南 6.3. 配置文件格式差异 有关配置文件格式的详细信息是专有的 这一部分对一般结构以及与早前器件系列的差异作了说明 配置文件格式与早前器件系列有很大不同 配置比特流开始于 SDM 固件部分 SDM 在上电复位期间加载引导 ROM 固件 I/O 配置,HPS 引导代码 ( 如果适用 ) 和结构配置的设计部分遵循固件部分 在 SDM 引导 ROM 执行器件一致性检查后开始配置 图 45. Intel Stratix 10 配置比特流结构的实例 Firmware Section Firmware section is static and Quartus Prime version dependent Design Section (IO Configuration) Design Section (HPS boot code) Design Section (FPGA Core Configuration) 固件部分不是.sof 文件的一部分 Intel Quartus Prime Pro Edition Programmer 将固件添加到.sof 中 当配置 Intel Stratix 10 器件或者将.sof 转换为其他格式时,programmer 添加固件 6.4. 了解和处理配置管脚行为 配置失败通常由以下原因导致 : 主机超时 出现配置数据错误 外部事件中断配置 出现内部错误 以下是导致配置失败的一些常见原因 : 检查 OSC_CLK_1 频率 此频率必须与 Intel Quartus Prime 软件中指定的频率和电路板上的时钟源匹配 确保自由运行参考时钟存在于使用收发器, PCIe 或者 HBM2 的设计中 对于使用 HPS 和外部存储器接口 (EMIF) 的设计, 要确保 EMIF 时钟的存在 对于使用 SmartVID (-V 器件 ) 的设计, 要确保此功能已设置并正确运行 确保电压调节器支持 SmartVID 90

91 6. Intel Stratix 10 调试指南 以下是一些适用于任何配置模式的调试建议 : 要排除 OSC_CLK_1 问题, 在 Intel Quartus Prime 中选择 Internal Oscillator 选项 尝试使用一个不包含任何 IP 的简单设计对 Intel Stratix 10 器件进行配置 如果通过非 JTAG 方案的配置因简单设计而失败, 那么尝试使用特别设置为 JTAG 的 MSEL 管脚进行 JTAG 配置 以下主题描述了配置管脚的预期行为 此外, 这些主题提供了一些帮助调试配置失败的建议 有关特定配置方案的调试建议, 请参阅每个配置方案的单独部分 相关链接 nconfig Avalon -ST 配置方案的调试指南 ( 第 31 页 ) AS 配置方案的调试指南 ( 第 56 页 ) JTAG 配置方案的调试指南 ( 第 61 页 ) nconfig 管脚是 SDM 中的专用输入管脚 nconfig 有两个功能 : 延迟初始配置 启动 FPGA 重配置 nconfig 管脚从低电平跳变到高电平表示一个配置请求或重配置请求 nstatus 管脚指示器件准备就绪以启动 FPGA 配置 配置源只能在与 nstatus 具有相同值时才能更改 nconfig 管脚的状态 当 Intel Stratix 10 器件准备就绪时, 它驱动 nstatus 以符合 nconfig 主机应该置位 nconfig 来清除器件 然后主机应该置低 nconfig 来启动配置 如果 nconfig 在一个配置周期内置位, 那么该配置周期将停止 SDM 期望开始一个新的配置周期 调试建议 nstatus 主机驱动 nconfig 要确保它没有悬空或者处在低电平 配置期间 nconfig 应该保持在高电平 nstatus 具有以下两个功能 : 表现为 nconfig 的确认 表现为错误状态信号 通过监控 nstatus 来识别配置故障是非常重要的 注意 : nstatus 不会因为 PR 失败而变为低电平 一般来说, Intel Stratix 10 器件更改 nstatus 的值以符合 nconfig 的值, 除非发生错误 例如,POR 之后,nSTATUS 在 nconfig 置位后置位 当主机驱高 nconfig 时, Intel Stratix 10 器件驱高 nstatus 在之前的器件系列中,nSTATUS 的置低表示器件已准备好进行配置 对于 Intel Stratix 10 器件, 当使用 Avalon -ST 配置方案时, 在 Intel Stratix 10 器件驱高 nstatus 后, 还必须监控 AVST_READY 信号以确定器件何时可以接受配置数据 91

92 6. Intel Stratix 10 调试指南 如果在配置期间出现错误, 那么 nstatus 会会置位 如果在配置期间出现错误, 那么 nstatus 低脉冲的长度会根据故障类型的不同而不同 脉冲范围为.5 ms 至 1.5 ms nstatus 置位与数据错误检测异步 Intel Stratix 10 器件不支持 auto-restart configuration after error 选项 之前的器件系列通过一个弱上拉电阻将 nstatus 作为 open drain 来实现 因此, 您不能将 OR an Intel Stratix 10 nstatus 信号连接到之前器件系列中的 nstatus 信号 调试建议 确保 nstatus 确认 nconfig 如果 nstatus 不符合 nconfig, 那么 FPGA 可能没有退出 POR 您可能需要重新启动 PCB CONF_DONE 和 INIT_DONE 对于 Intel Stratix 10 器件,CONF_DONE 和 INIT_DONE 共享多路复用的 SDM_IO 管脚 之前的器件系列通过一个弱内部上拉电阻将 CONF_DONE 和 INIT_DONE 管脚实现为 open drain 因此, 您不能将 OR an Intel Stratix 10 CONF_DONE 或 INIT_DONE 信号连接到之前器件系列的 nstatus 信号 否则,CONF_DONE 和 INIT_DONE 会与之前器件系列中的这些信号表现相同 如果将 CONF_DONE 和 INIT_DONE 分配给 SDM_IO16 和 SDM_IO0, 那么内部下拉电阻会在上电复位时将这些管脚拉低 确保在 Intel Quartus Prime 软件或在 Intel Quartus Prime 设置文件 (qsf) 中执行这些管脚 在配置之前和配置期间,CONF_DONE 和 INIT_DONE 为低电平 当器件完成接收配置数据时,CONF_DONE 置位 当器件进入用户模式时,INIT_DONE 置位 注意 : 整个器件不会同时进入用户模式 CONF_DONE 和 INIT_DONE 是可选信号 您可以将这些管脚用于 Intel Quartus Prime Pro Edition Device and Pin Options 菜单定义的其他功能 l 调试建议 将 CONF_DONE 和 INIT_DONE 管脚放置在与板级连接相关的 SDM_IO 管脚上 关于详细信息, 请参考 SDM Pin Mapping 和 Setting Additional Configuration Pins 相关链接 SDM_IO 管脚 SDM 管脚映射 ( 第 15 页 ) 设置其他配置管脚 ( 第 19 页 ) Intel Stratix 10 器件包括 17 个 SDM_IO 管脚, 通过配置这些管脚可以现实诸如 CONF_DONE 和 INIT_DONE 的特定功能 所选择的功能必须遵循 Intel Stratix 10 GX, MX, TX, and SX Device Family Pin Connections Guidelines 配置比特流控制 SDM_IO 管脚的管脚位置 内部 Intel Stratix 10 电路通过一个 25kΩ 电阻将 SDM_IO0,SDM_IO8 和 SDM_IO16 弱拉低 内部 Intel Stratix 10 电路在上电器件将所有的 SDM_IO 管脚弱拉高 92

93 6. Intel Stratix 10 调试指南 调试建议 检查 Intel Quartus Prime Pro Edition 设置和 Fitter 报告以确保 SDM_IO 配置与您的 PCB 设计相匹配 以下屏幕截图显示了配置这些信号的位置以及如何在 Fitter 报告中确认 SDM_IO 管脚设置 图 46. Intel Quartus Prime Pro Edition 软件中的配置管脚选择 93

94 6. Intel Stratix 10 调试指南 图 47. Fitter 报告和 SDM_IO 管脚报告 在 Intel Quartus Prime Pro Edition 软件 18.1 及后续版本中, 可以使用 System Console 中的 SDM 调试工具,Tools > System Debugging Tools > System Console > Stratix 10 SDM Debug 94