AN556：使用Altera FPGA中的设计安全特性

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1 使用 Altera FPGA 中的设计安全特性 AN 应用笔记 本应用笔记介绍了如何使用 Altera 40- 和 28- FPGA 中的设计安全特性来保护您的设计免受非法复制 逆向工程以及配置文件的篡改 此外, 本应用笔记也阐述了 40- 和 28-nm FPGA 设计安全特性对硬件以及软件的要求, 并对实现一个安全配置流程所需要的步骤作了介绍 1 本应用笔记使用术语 40-nm 或者 28-nm FPGA 表 1 列出了所支持的 FPGA 及其适用的器件 表 1. 所支持的 FPGA FPGA 器件 40 nm Arria II 和 Stratix IV 28 nm 本应用笔记涵盖以下几方面内容 : 设计安全特性的概述 第 2 页 硬件和软件要求 第 5 页 实现安全配置流程的步骤 第 6 页 所支持的配置方案 第 25 页 安全模式验证 第 27 页 加密功能已使能的串行闪存加载支持 第 29 页 28-nm FPGA 的 JTAG 安全模式 第 32 页 美国出口控制 第 32 页 Stratix V Arria V 和 Cyclone V 在竞争日益激烈的商业以及军事环境中, 设计安全对于数字设计人员而言是一个至关重要的考虑因素 随着 FPGA 在更庞大 更关键的系统组件中扮演着愈来愈重要的角色, 保护设计免受非法复制 逆向工程以及篡改也愈加显得重要 FPGA 通过使用 256- bit 高级加密标准 (AES) 算法 ( 一种行业标准的加密算法 ) 来对配置比特流进行解密能力可以消除这些顾虑 101 Innovation Drive San Jose, CA Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Altera 公司 2012 年 6 月 反馈 订阅

2 2 设计安全特性的概述 器件操作过程中,FPGA 将配置数据存储在 SRAM 配置单元中 由于 SRAM 存储器的易失性, 每次器件上电后, 都必须将配置数据加载到 SRAM 单元中 通常将配置数据从外部存储器源 ( 例如闪存或配置器件 ) 发送至 FPGA 在此过程中, 数据有可能会被拦截 您可以使用截获的配置数据来配置另一个 FPGA FPGA 支持易失型以及非易失性的密钥存储特性 当使用设计安全特性时, 密钥被存储在 FPGA 中 根据不同安全模式, 您可以通过使用同一密钥进行加密的配置文件对 FPGA 进行配置, 或者对于板级测试, 使用普通的配置文件对 FPGA 进行配置 当通过带有外部主机 ( 例如 MAX II MAX V 器件或微处理器 ) 的快速被动并行 (FPP) 配置模式对 FPGA 进行配置时, 或者, 当使用主动串行 (AS) 或被动串行 (PS) 配置方案时, 都可以使用这一设计安全特性 f 欲了解更多信息, 请参考相关器件手册中的 Configuration,Design Security,and Remote System Upgrades 章节 设计安全特性的概述 表 2. FPGA 的设计安全方法 非易失性密钥 FPGA 的设计安全特性能够防止未经授权的复制 逆向工程以及篡改 表 2 列出了一些使解决方案更加安全的设计方法 设计方法 40-nm FPGA 28-nm FPGA 配置文件读回的支持 256-bit 序列要求 带有篡改保护位的非易失性密钥 在多晶硅熔线中, 非易失性密钥存储在金属层下的多晶硅熔线中 ; 因此通过简单的目测来确定特定保险丝的功能性是很难的 此外, 在多晶硅熔线周围设计的额外物理安全性也提供了进一步的安全性 FPGA 不支持配置文件读回功能 这样在配置文件被解密后, 能够防止企图读回配置文件 需要两个 256-bit 序列来生成 256-bit 密钥, 并将该密钥编程进 40-nm FPGA 中 通过将一个 256-bit 密钥编程进另一个 FPGA 和使用加密的配置文件来对 FPGA 设计进行配置, 并不能复制 FPGA 设计 从密钥中生成两个 256- bit 序列实质上是不可能的 只有一个 256-bit 密钥生成并被配置, 而不是两个 256-bit 序列 其它的 256 bit 在 28-nm FPGA 中被硬编码 对于带有篡改保护位设置的非易失性密钥, 用于存储密钥的多晶硅熔线是非易失性的, 并且是一次性可编程的 不需要电池 通过密钥对 FPGA 编程后, 您只能通过使用同一密钥加密的配置文件来对器件进行配置 试图使用未加密的配置文件或使用错误的密钥进行加密的配置文件来配置器件将导致配置失败 从而, 能够检测到对设计文件的篡改 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

3 设计安全特性的概述 3 安全加密算法 FPGA 内嵌一个专用的解密模块, 通过运用 AES 算法对采用用户定义的 256-bit 密钥的配置数据进行解密 您必须在接收到加密数据前将用户定义的 256- bit 密钥写入器件中 AES 算法是一种对称的分组密码, 使用 256 bit 分组加密和解密数据 加密的数据会经过一系列的变换, 包括字节替换 数据混合 数据转移以及密钥相加 FPGA 包含 AES 解密器模块, 在配置 FPGA 器件前运用 AES 算法对配置数据进行解密 如果没有使用安全特性, 那么 AES 解密器将被旁路 需要验证 FPGA AES 的实现, 以符合联邦信息处理标准 FIPS-197 f f 欲了解关于 AES 算法的详细信息, 请参考 上的 Federal Information Processing Standards Publication FIPS-197 或者 AES Algorithm (Rijndael) Information 欲了解关于 FPGA 的 AES 验证的详细信息, 请参考 中由美国国家标准技术研究所 (NIST) 发布的 Advanced Encryption Standard Algorithm Validation List 非易失性和易失性的密钥存储 FPGA 支持易失性以及非易失性密钥存储 易失性密钥需要电池来存储和更新密钥, 而非易失性密钥存储仅支持对一个密钥进行编程, 不需要电池 1 两个可以用于易失性密钥存储的纽扣锂电池例子 :BR1220( 30 C 到 +80 C) 和 BR2477A( 40 C 到 +125 C) 表 3 列出了易失性与非易失性密钥存储之间的对比信息 表 3. 易失性与非易失性密钥存储之间的对比 选项 易失性密钥 非易失性密钥 密钥长度 256 bit 256 bit 密钥编程性 可重编程 可擦除密钥 一次性可编程密钥 外部电池 需要 不需要 密钥编程方法 (1) 电路板上 电路板上和电路板外 设计保护 (2) 防止非法复制 逆向工程和篡改 (3) 表 3 注释 : (1) 通过 JTAG 接口对密钥进行编程 (2) 易失性密钥篡改保护仅适用于 Arria II GX Stratix V Arria V 和 Cyclone V 器件 (3) 仅当易失性密钥篡改保护位被设定时, 才能防止篡改, 从而保护了具有未加密编程目标文件 (.pof) 的配置 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

4 4 设计安全特性的概述 c f 使能篡改保护位将会禁用 FPGA 中的测试模式 禁用测试模式是不可逆的, 禁止 Altera 进行故障分析 欲使能篡改保护位, 请与 Altera Technical Support 取得联系 欲了解关于 40-nm 和 28-nm FPGA 中可用安全模式的详细信息, 请参考相关器件手册中的 Configuration, Design Security,and Remote System Upgrades 章节 密钥编程 表 4 列出了密钥编程的四种不同的方法 表 4. 密钥编程方法 (1) 板上编程 板外编程 表 4 注释 : 编程过程方法编程工具 密钥编程使用下面的定义 : On-board: 在板级上对器件进行编程的过程 Off-board: 在单独的编程系统上对器件进行编程的过程 Prototyping: 最初用于验证特定方法的正确操作的方法 Production: 用于大批量生产的方法 Prototyping Production EthernetBlaster,JTAG 技术,ByteBlaster II, USB-Blaster (2) JTAG 技术 Prototyping System General (3) Production System General (3) (1) 关于编程支持的信息, 请联系 Altera Technical Support (2) ByteBlaster II 与 USB-Blaster 仅支持易失性密钥编程 EthernetBlaster 与 JTAG 技术既支持易失性密钥编程, 也支持非易失性密钥编程 对于非易失性密钥编程, 您必须调整 JTAG TCK 脉冲宽度 ( 持续时间 ), 以实现正确的多晶硅熔线编程 (3) 采用 System General 工具的设计安全密钥编程支持还不能用于 28-nm FPGA, 但可用于 40-nm FPGA 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

5 硬件和软件要求 5 硬件和软件要求 这一部分介绍了 FPGA 设计安全特性对硬件以及软件的要求 当使用这一特性时, 易失性或者非易失性密钥被存储在 FPGA 中 FPGA 被配置并进入用户模式之前, 对密钥进行编程 硬件要求 表 5 列出了必须遵循的电压规范, 以实现成功的密钥编程 表 5. 设计安全特性的电压规范 表 5 注释 : 参数 密钥编程模式 TCK 持续时间 (1) 10 µs ± 1 µs 环境温度 25 C ± 5 C 电压 (VCCBAT) (2) (1) 此规范仅应用于非易失性密钥编程 关于易失性密钥编程 TCK 持续时间规范的详细信息, 请参考相关器件数据表中的 JTAG Specification 部分 (2) V CCBAT 是易失性密钥存储的专用电源, 不与其它片上电源 (V CCIO 或者 V CC ) 共享 不管片上电源供给的条件如何,V CCBAT 都将不断对易失性寄存器供电 如果不使用易失性密钥, 则需要将 VCCBAT 管脚接地或者连接到 3.0- V 的电源 关于电压规范的详细信息, 请参考相关 DC and Switching Characteristics 章节或 Device Datasheet 1 上电后, 您必须在密钥编程开始前等待器件退出 POR, 以确保 VCCBAT 达到应有电压 当编程易失加密编程 (.ekp) 文件时, 如果 VCCBAT 管脚被错误连接到地的话, 那么有可能遇到验证错误 为使器件正常工作, 必须将 VCCBAT 管脚连接到适当的 V CCBAT 电压 f 欲了解关于 FPGA 中 POR 规范的详细信息, 请参考相关器件手册中的 Configuration Design Security,and Remote System Upgrades 章节的 POR Specification 部分 软件要求 要使能 40-nm FPGA 的设计安全特性, 则必须使用 Quartus II 9.0 或者更新版本 要使能 28-nm FPGA 的设计安全特性, 则必须使用 Quartus II 11.0 或者更新版本 您可以从 Altera Technical Support 索取一个许可文件以使能设计安全特性 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

6 6 实现安全配置流程的步骤 实现安全配置流程的步骤 图 1. 安全的配置流程 要实现一个安全的配置流程, 需要执行图 1 中所示的步骤 : 1. 生成.ekp 文件, 并加密配置数据 Quartus II 配置软件始终使用用户定义的 256-bit 密钥来生成一个密钥编程文件和一个加密的配置文件 加密的配置文件存储在外部存储器中, 如闪存或配置器件 欲了解详细信息, 请参考第 6 页 步骤 1: 生成.ekp 文件和加密配置文件 2. 将用户定义的 256-bit 密钥编程到 FPGA 中 欲了解详细信息, 请参考第 18 页 步骤 2a: 将易失性密钥编程到 FPGA 中 和第 19 页 步骤 2b: 将非易失性密钥编程到 FPGA 中 3. 配置 40-nm 或者 28-nm FPGA 器件 上电后, 外部存储器源将加密的配置文件发送到 FPGA 器件使用已存储的密钥来对配置文件进行解密, 并自行配置 欲了解关于如何使用加密的配置数据来配置 FPGA 的详细信息, 请参考第 25 页 步骤 3: 使用加密的配置数据对 40-nm 或者 28-nm FPGA 进行配置 Step 1. Generate the Encryption Key Programming File Encrypt Configuration Data and Store in External Memory Step 3. Configure the Devices Using Encrypted Configuration Data Configuration Data Quartus II AES Encryptor Encrypted Configuration Data Encryption Key Programming File Memory Storage Encrypted Configuration Data Encrypted Configuration Data FPGA AES Decryptor Volatile and Non-Volatile Key Storage AES KEY AES KEY Step 2. Program Key into Devices 步骤 1: 生成.ekp 文件和加密配置文件 要使用 FPGA 中的设计安全特性, 则必须使用 Quartus II 软件来生成一个.ekp 文件, 并对您的配置文件进行加密 ( 对于 40-nm FPGA, 要确保将两个相同的 256- bit 序列用于这两个操作 对于 28-nm FPGA, 只将一个 256-bit 序列用于密钥 ) 密钥并没有保存在 Quartus II 生成的配置文件中, 而实际的 256-bit 密钥是从位序列中生成的 因此, 复制密钥到另一个 40-nm 或者 28-nm FPGA 是不可能的 f 要使能设计安全特性, 您必须获得许可文件 如果需要协助, 请联系 Altera Technical Support 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

7 实现安全配置流程的步骤 7 根据用于编程的硬件和系统,.ekp 文件有几种不同格式 Quartus II 所支持的三种文件格式如下 : JAM 字节码 (.jbc) 文件 Jam 标准测试和编程语言 (STAPL) 格式 (.jam) 文件 串行矢量格式 (.svf) 文件 1 只有.ekp 格式的文件是由 Quartus II 自动生成的 如果在密钥编程中需要用到.jam 和.svf 文件, 那么必须使用 Quartus II 创建这些文件 Quartus II 在同一工程目录中生成 JBC 格式的.ekp 文件 1 Altera 建议对.ekp 文件进行保密并妥善保管 需要与 EthernetBlaster 通讯电缆或 USB-Blaster 通讯电缆或 Quartus II 软件一起使用.ekp 文件 EthernetBlaster 通讯电缆既能够支持易失性密钥编程, 也能够支持非易失性密钥编程, 而 USB-Blaster 下载电缆只能用于易失性密钥编程.jam 文件格式通常与第三方编程供应商以及 JTAG 编程器供应商一起使用.svf 文件格式与 JTAG 编程器供应商一起使用 如何使用 Quartus II 来生成单器件.ekp 文件和加密配置文件 要生成单器件.ekp 文件和加密配置文件, 需要执行下面的步骤 : 1. 从 Altera Technical Support 获取许可文件, 以使能设计安全特性 2. 打开 Quartus II 软件 3. 在 Tools 菜单中, 点击 License Setup Options 对话框显示了 License Setup 选项 4. 在 License file 一栏中, 输入许可文件的位置和文件名, 或者通过浏览来选择许可文件 5. 点击 OK 6. 使用下面其中的一个选项来编译您的设计 : a. 在 Processing 菜单上, 点击 Start Compilation b. 在 Processing 菜单上, 指向 Start 并点击 Start Assembler 生成了一个未加密的 SRAM 目标文件 (.sof) Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

8 8 实现安全配置流程的步骤 图 2. Convert Programming Files 对话框 7. 在 File 菜单中, 点击 Convert Programming Files 出现 Convert Programming Files 对话框 ( 图 2) Select the appropriate programming file type Select the appropriate mode The file name for the encrypted configuration file If applicable, select the appropriate configuration device Add the unencrypted SOF file for file conversion Click to open The SOF Files Properties: Bitstream Encryption dialog box a. 在 Convert Programming Files 对话框中, 从 Programming file type 列表中选择编程文件类型 b. 若可以, 从 Configuration device 列表中选择相应的配置器件 c. 从 Mode 列表中选择相应的模式 d. 在 File name 栏中输入文件名, 或者通过浏览来选择文件 e. 在 Input files to convert 框中, 选择 SOF Data f. 点击 AAdd File 来打开 Select Input File 对话框 g. 浏览未加密的 SOF 文件, 点击 Open h. 在 Input files to convert 框中, 点击 SOF 文件名 这一栏被高亮显示 i. 单击 Properties 出现 SOF Files Properties: Bitstream Encryption 对话框 ( 图 3) j. 在 SOF Files Properties: Bitstream Encryption 对话框中, 勾选 Generate encrypted bitstream k. 勾选 Generate key programming file, 并在文本栏中输入.ekp 文件路径和文件名, 或者通过浏览来选择 < 文件名 >.ekp l. 通过.key 文件或者 Add 按钮来将密钥添加到下拉列表 点击 Add 和 Edit 按钮将出现 Key Entry 对话框 Delete 将删除下拉列表中当前所选择的密钥 ( 图 3) 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

9 实现安全配置流程的步骤 9 图 3. SOF File Properties: Bitstream Encryption 对话框 List the path and file name for the.ekp file Agree and acknowledge the disclaimer 1 对于 28-nm FPGA 器件, 仅生成一个 256-bit 密钥, 并对其编程, 而不是两个 256-bit 序列 256-bit 密钥仅要求一个密钥文件 与 40-nm FPGA 器件不同, 其它的 256-bit 密钥在 28-nm FPGA 中是硬编码的 图 4. Use Key File 选项 使用.key 文件选项使您能够在相应的下拉框中指定一个或两个密钥文件 您可以在 Key 1 和 Key 2 栏中使用不同的文件, 或者使用同一个.key 文件 ( 图 4).key 是一个纯文本文件, 其中每一行代表一个密钥, 除非以 "#" 开始 "#" 符号代表注释部分 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

10 10 实现安全配置流程的步骤 图 5..key 文件的一个实例 每一个有效的密钥行都具有下面的格式 : < 密钥标识 >< 空格 ><256-bit 十六进制密钥 >, 如图 5 所示 图 6. 密钥识别 密钥标识是一个字母数字的名称, 用于识别不同的密钥 ( 类似于密钥文件项 ) 关闭 Show entered keys 后, 密钥以文本来显示 ( 图 6) 开启 Show entered keys 后, 密钥被完全显示 ( 图 7) 图 7. 密钥识别和密钥项 您可以将下拉列表中的密钥存储为.key 文件 必须点击相应的 Save 按钮来存储密钥, 并显示标准的 File 对话框 下拉列表中的所有密钥均被存储到选定的或者创建的.key 文件 ( 图 4) 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

11 实现安全配置流程的步骤 11 图 8. Key Entry Method 从 Key Entry Method 的下拉列表中选择输入密钥的方式 :on-screen keypad( 屏幕上的键盘 ) 或者 keyboard( 物理键盘 )( 图 8) 图 9. On-Screen Keypad on-screen 使您能够使用图 9 中所示的键盘输入密钥 选择一个密钥并点击 onscreen keypad 来输入相应的值 可以选择边输入密钥边显示, 这样就不需要对输入的密钥进行再确认 Enter the encryption key from the on-screen keypad Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

12 12 实现安全配置流程的步骤 1 当选择使用 on-screen keypad 时, 如果试图使用物理键盘来输入密钥, 则会跳出提示框, 并忽略按键操作 另外, 如图 10 所示, 您也可以从物理键盘输入加密密钥 图 10. Keyboard Enter the encryption key from the keyboard 图 11. 用户接口的实例 a. 请阅读设计安全特性免责声明 如果您同意并接受设计安全特性免责声明, 那么就勾选 acknowledgement( 图 11) b. 点击 OK 8. 在 Convert Programming Files 对话框中, 点击 OK < 文件名 >.ekp 和加密的配置文件将在同一工程目录中生成 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

13 实现安全配置流程的步骤 13 图 12. Programmer 对话框 9. 在 Tools 菜单中, 单击 Programmer 出现 Programmer 对话框 ( 图 12) 10. 在 Mode 列表中, 选择 JTAG 作为编程模式 11. 点击 Hardware Setup 出现 Hardware Setup 对话框 a. 在当前选定的硬件列表中, 选择 EthernetBlaster 作为编程硬件 b. 点击 Done 12. 点击 Add File 出现 Select Programmer File 对话框 a. 在 File name 中输入 < 文件名 >.ekp b. 点击 Open 13. 高亮显示所添加的.ekp 文件, 并点击 Program/Configure Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

14 14 实现安全配置流程的步骤 14. 在 File 菜单中, 指向 Create/Update, 点击 Create JAM, SVF, or ISC File 出现 Create JAM, SVF or ISC File 对话框 ( 图 13) 图 13. 通过单器件.ekp 文件创建.jam 文件 List the file name for the.jam file Select the.jam file format 图 14. Programmer Options 对话框 15. 在 File format 中选择.ekp 文件所要求的文件格式 (JEDEC STAPL Format [.jam]) 16. 在 File name 中输入文件名, 或者通过浏览来选择文件 17. 点击 OK 来生成.jam 文件 18. 在 Tools 菜单中, 点击 Programmer Options 出现 Programmer Options 对话框 ( 图 14) Option for volatile or non-volatile key programming 1 对于非易失性安全设计特性, 必须关闭 Configure volatile design security key 选项, 以生成.ekp 文件的非易失性.svf 文件 ( 图 14) 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

15 实现安全配置流程的步骤 点击 OK 20. 重复步骤 以生成.ekp 文件的.svf 文件 当生成.ekp 文件的.svf 文件时, 需要使用 Create JAM, SVF, or ISC File 对话框中的默认设置 ( 图 15) 图 15. 通过单器件.ekp 文件创建.svf 文件 List the file name for the.svf file Select the.svf file format 如何使用具有命令行接口的 Quartus II 软件来生成单器件.ekp 文件以及对配置文件进行加密 命令行接口的存在使您能够生成单器件.ekp 文件, 并能够对原始二进制文件 (.rbf) 进行加密 命令行接口使用 Quartus II 命令行可执行文件 quartus_cpf, 并且需要用到下面的语法或选项 : --key/-k < 到密钥文件的路径 >:< 密钥标识 > 一个.sof 文件 ( 用户设计 ) 一个.ekp 文件 ( 所要求的加密密钥编程文件名 ) 通过使用下面的命令 ( 包含字符串压缩 =on 的选项文件 ) 来创建用于配置的压缩以及未压缩的.rbf 文件 quartus_cpf -c --option=<option file> --key <keyfile>:<keyid1>:<keyid2> <input_sof_file> <output_rbf_file> 通过 quartus_cpf --help=option 命令, 您可以了解关于可用选项文件的更多信息 例 1 显示了两组密钥, 分别存储在不同的密钥文件中 key1 存储在 key1.key 中,key2 存储在 key2.key 中 例 1. quartus_cpf --key D:\SIV_DS\key1.key:key1 --key D:\SIV_DS\key2.key:key2 D:\SIV_DS\test.sof D:\SIV_DS\test.ekp Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

16 16 实现安全配置流程的步骤 例 2 显示了存储在同一密钥文件中的两组密钥 :key1 和 key2 都储存在 key12.key 中 例 2. quartus_cpf --key D:\SIV_DS\key12.key:key1:key2 D:\SIV_DS\test.sof D:\SIV_DS\test.ekp 如何使用 Quartus II 来生成多器件.ekp 文件以及对配置文件进行加密 请执行下列步骤来生成多器件.ekp 文件以及对您的配置文件进行加密 : 1. 打开 Quartus II 软件 2. 重复第 7 页 如何使用 Quartus II 来生成单器件.ekp 文件和加密配置文件 中的步骤 点击 Add File 出现 Select Programmer File 对话框 a. 选择单器件.ekp 文件, 在 File name 中输入 <single_ekp>.ekp b. 点击 Open 1 通过使用 Quartus II programmer 中的 Auto-Detect 选项可以检测同一 JTAG 链中的器件序列是否正确 如果不要求对其中的一个 FPGA 进行密钥编程, 那么就不需要在 Quartus II programmer 中使用 <single_ekp>.ekp 文件来替换该器件 4. 对同一链中的每一个器件重复步骤 3 要确保在 programmer 窗口添加.ekp 文件时, 一定要使用正确的器件序列 5. 高亮显示添加的所有.ekp 文件, 并点击 Program/Configure 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

17 实现安全配置流程的步骤 17 图 16. 多器件密钥编程 :.jam 文件的生成 6. 在 File 菜单中, 指向 Create/Update, 点击 Create JAM, SVF, or ISC File 出现 Create JAM, SVF, or ISC File 对话框 ( 图 16) Example of two Stratix IV devices in one JTAG chain Select the.jam file format 7. 在 File format 一栏中选择所有.ekp 文件所要求的文件格式 (.jam) 8. 在 File name 中输入文件名, 或者通过浏览来选择所需的文件 9. 点击 OK 来生成.jam 文件 10. 在 Tools 菜单中, 点击 Programmer Options 出现 Programmer Options 对话框 1 必须关闭 Configure volatile design security key, 以生成.ekp 文件的非易失性.svf 文件 11. 点击 OK Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

18 18 实现安全配置流程的步骤 图 17. 多器件密钥编程 :.svf 文件的生成 12. 重复步骤 7 9 为所有的.ekp 文件生成一个.svf 文件 当生成.ekp 文件的.svf 文件时, 需要使用 Create JAM, SVF, or ISC File 对话框中的默认设置 ( 图 17) 步骤 2a: 将易失性密钥编程到 FPGA 中 将易失性密钥编程到 FPGA 之前, 要保证能够使用未加密的配置文件对 FPGA 进行成功的配置 易失性密钥是一种可重编程 可擦除的密钥 使用易失性密钥对 FPGA 编程前, 您必须要有一块外部电池来保持易失性密钥 成功地将易失性密钥编程到 FPGA 器件中后, 该器件既能够接受加密的配置比特流, 也能够接受未加密的配置比特流 这样便能够将未加密的配置比特流用于板级测试 试图对包含易失性密钥 ( 带有使用错误的密钥进行加密的配置文件 ) 的 FPGA 进行配置, 都将导致配置的失败 如果这种情况发生, 那么来自 FPGA 的 nstatus 信号将变低, 并继续自行复位 您可以采用第 4 页表 4 中的板上原型设计将密钥编程到 FPGA 中 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

19 实现安全配置流程的步骤 19 步骤 2b: 将非易失性密钥编程到 FPGA 中 将非易失性密钥编程到 FPGA 之前, 要保证能够使用未加密的配置文件对 FPGA 进行成功的配置 非易失性密钥是通过 JTAG 接口可一次性编程的密钥 将非易失性密钥编程到 FPGA 器件中时不需要外部电池 成功地将非易失性密钥编程到器件中后, 除非设定了篡改保护位 ( 这种情况下仅接受加密的配置比特流 ), 否则该器件既能够接受加密的配置比特流, 也能够接受未加密的配置比特流 这样便能够将未加密的配置比特流用于板级测试 试图对包含非易失性密钥 ( 带有使用错误的密钥进行加密的配置文件 ) 的器件进行配置, 都将导致配置的失败 如果这种情况发生, 那么来自 FPGA 的 nstatus 信号将变低, 并继续自行复位 您可以采用第 4 页表 4 中列出的板上原型设计 大批量生产以及板外原型设计和产品解决方案, 将密钥编程到 FPGA 中 使用 EthernetBlaster 和 Quartus II 软件的易失性或非易失性密钥编程 如图 18 所示, 连接 EthernetBlaster 通讯电缆至 EthernetBlaster 插头 f 欲了解关于连接 EthernetBlaster 通讯电缆的更多信息, 请参考 EthernetBlaster Communications Cable User Guide 图 18. EthernetBlaster 插头 (1),(2) EthernetBlaster Header 10 KΩ 10 KΩ 1 KΩ TCK 1 J28 2 JTAG_CONN_TDO JTAG_TMS VCC (3) 7 8 JTAG_CONN_TDI 9 10 图 18 注释 : (1) 当在 TMS 和 TDI 信号上添加 10-KΩ 上拉电阻来实现密钥编程时, 要在 TCK 信号上添加一个 1-KΩ 下拉电阻 (2) 对于密钥编程而言,EthernetBlaster 插头与 USB-Blaster 插头是完全相同的 (3) 关于使用 JTAG 下载电缆所要求的指定电压的详细信息, 请参考器件手册的 Device Configuration, Secure Design and Remote System Upgrades 章节 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

20 20 实现安全配置流程的步骤 如何使用 Quartus II 软件来执行单器件易失性或者非易失性密钥编程 要通过 EthernetBlaster 使用 Quartus II 来执行单器件易失性或者非易失性密钥编程, 需要执行下面的步骤 : 1. 检查 EthernetBlaster 的固件版本 验证 JTAG 固件版本号是否大于等于 101 如果小于 101, 则需要对固件进行升级 1 对 EthernetBlaster 单元应用固件升级 (EBFW tar.gz), 从而将 JTAG 固件更新到 101 版本 关于固件更新指导的详细信息, 请参考 EthernetBlaster Communications Cable User Guide 2. 打开 Quartus II 软件 3. 在 Tools 菜单中, 点击 Programmer 出现 Programmer 对话框 ( 图 19) 图 19. 使用 EthernetBlaster 和 Quartus II 的密钥编程 EthernetBlaster as the programming hardware Add the <filename>.ekp file JTAG as the programming mode 4. 在 Mode 列表中, 选择 JTAG 作为编程模式 ( 图 19) 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

21 实现安全配置流程的步骤 21 图 20. 对密钥进行编程 5. 点击 Hardware Setup 出现 Hardware Setup 对话框 a. 在 Currently selected hardware 列表中, 选择 EthernetBlaster 作为编程硬件 b. 点击 Done 6. 点击 Add File 出现 Select Programmer File 对话框 a. 在 File name 一栏中输入 < 文件名 >.ekp b. 点击 Open 7. 高亮显示所添加的.ekp 文件, 点击 Program/Configure( 图 20) Click Start to program the key Highlight the file and click Program/Configure 8. 在 Tools 菜单中, 点击 Options 出现 Options 对话框 ( 图 21) 9. 在 Category 列表中, 点击 Programmer 您可以打开或关闭 Configure volatile design security key 选项, 以执行易失性或非易失性密钥编程 10. 点击 OK 来关闭 Options 对话框 11. 点击 Start, 开始对密钥进行编程 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

22 22 实现安全配置流程的步骤 图 21. 编程选项窗口 12.Quartus II 软件信息窗口提供了关于密钥编程操作的成败信息 Option for volatile or non-volatile key programming 如何使用 Quartus II 命令行接口来执行单器件易失性或者非易失性密钥编程 通过 EthernetBlaster, 使用 Quartus II 命令行接口来执行单器件易失性或者非易失性密钥编程, 需要执行下面的步骤 : 1. 执行第 20 页 如何使用 Quartus II 软件来执行单器件易失性或者非易失性密钥编程 中的步骤 1: 2. 在命令行提示符下输入 quartus_jli -n, 来确定连接到 JTAG 服务器的 EthernetBlaster 电缆端口数 3. 通过第 6 页 步骤 1: 生成.ekp 文件和加密配置文件 中生成的 single_ekp.jam 文件, 使用下面的命名对单 FPGA 器件执行易失性或者非易失性密钥编程 : 易失性密钥编程 : quartus_jli -c<n> single_ekp.jam -akey_configure 非易失性密钥编程 : quartus_jli -c<n> single_ekp.jam -akey_program <n> 是带有 -n 选项返回的端口号 1 Quartus II 命令行可执行文件提供了关于密钥编程的成败信息 f 欲了解关于命令 quartus_jli 的详细信息, 请参考 AN425: Using Command-Line Jam STAPL Solution for Device Programming 中的使用 Quartus II 中的命令行可执行文件部分 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

23 实现安全配置流程的步骤 23 如何使用 Quartus II 来执行多器件易失性或者非易失性密钥编程 通过 EthernetBlaster, 使用 Quartus II 来执行多器件易失性或者非易失性密钥编程, 需要执行下面的步骤 : 1. 重复第 20 页 如何使用 Quartus II 软件来执行单器件易失性或者非易失性密钥编程 中的步骤 点击 Add File 出现 Select Programmer File 对话框 ( 图 19) a. 使用单器件.ekp 文件进行编程 : i. 在 File name 一栏中输入 <single_device>.ekp ii. 点击 Open iii. 对同一链中的器件数重复执行步骤 i ii iv. 高亮显示所添加的.ekp 文件, 点击 Program/Configure( 图 22) 1 您可以使用 Quartus II programmer 中的 Auto-Detect 选项来检测在同一 JTAG 链中的器件序列是否正确 图 22. 使用.ekp 文件进行多器件密钥编程 Ensure the right device sequence is used Example of two Stratix IV devices in one JTAG chain selected for key programming b. 使用多器件.jam 文件进行编程 : i. 在 File name 一栏中输入 <multi_device>.jam ii. 点击 Open iii. 高亮显示所添加的.jam 文件, 然后点击 Program/Configure( 图 23) 3. 重复第 20 页 如何使用 Quartus II 软件来执行单器件易失性或者非易失性密钥编程 中的步骤 8 10 来执行易失性或者非易失性密钥编程 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

24 24 实现安全配置流程的步骤 4. 点击 Start 开始密钥编程 ( 图 23) 1 Quartus II 命令行可执行文件提供了关于密钥编程的成败信息 图 23. 使用.jam 文件进行多器件密钥编程 Click Start to program the key Highlight the file and click Program/Configure 如何使用 Quartus II 命令行接口来执行多器件易失性或者非易失性密钥编程 通过 EthernetBlaster, 使用 Quartus II 命令行接口来执行多器件易失性或者非易失性密钥编程, 需要执行下面的步骤 : 1. 执行第 20 页 如何使用 Quartus II 软件来执行单器件易失性或者非易失性密钥编程 中的步骤 1 2. 在命令行提示符下输入 quartus_jli -n 来确定连接到 JTAG 服务器的 EthernetBlaster 电缆端口数 3. 通过第 6 页 步骤 1: 生成.ekp 文件和加密配置文件 中生成的 multi_ekp.jam 文件, 使用下面的命令行来对 FPGA 多器件执行易失性或者非易失性密钥编程 : 易失性密钥编程 : quartus_jli -c<n> multi_ekp.jam -akey_configure 非易失性密钥编程 : quartus_jli -c<n> multi_ekp.jam -akey_program <n> 是带有 -n 选项返回的端口号 1 Quartus II 命令行可执行文件提供了关于密钥编程的成败信息 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

25 所支持的配置方案 25 采用 JTAG 技术进行密钥编程 使用.svf 文件 (.svf 格式的.ekp 文件 ) 和 JT 37xx 边界扫描控制器以及 JT 2147 QuadPod 系统, 来执行对设计的密钥编程 f 欲了解关于 JTAG 编程步骤的详细信息, 请浏览 创建.svf 文件以支持多器件编程的相关信息在第 16 页 如何使用 Quartus II 来生成多器件.ekp 文件以及对配置文件进行加密 中有所介绍 步骤 3: 使用加密的配置数据对 40-nm 或者 28-nm FPGA 进行配置 最后一步是使用加密的配置数据对受保护的 40-nm 或者 28-nm FPGA 进行配置 配置过程中, 加密的配置数据被发送到 40-nm 或者 28-nm FPGA 中 FPGA 通过使用之前存储的密钥对配置数据进行解密, 并使用未加密的数据进行自我配置 FPGA 仅接受使用正确密钥加密的配置文件, 以实现成功的配置 如果没有正确的密钥, 那么一个被盗的加密文件将毫无用处 所支持的配置方案 在所有的配置方法 ( 基于 JTAG 的配置方法除外 ) 中均可使用设计安全特性 因此, 您能够使用 FPP 模式中的设计安全特性 ( 当使用像 MAX II/MAX V 器件或者微处理器和闪存的外部控制器时 ), 或者 AS 和 PS 配置方案中的设计安全特性 f 欲了解关于设计安全中所支持的配置方案的详细信息, 请参考相关器件手册中的 Configuration, Design Security, and Remote System Upgrades 章节 表 6 列出了支持设计安全特性的配置方案 表 6. 安全配置方案的可用性 (1/2) FPP 配置方案配置方法设计安全 MAX II/MAX V 器件或者微处 v (1) 理器和闪存 AS 串行配置器件 v PS MAX II/MAX V 器件或者微处 v 理器和闪存 下载电缆 v (2) Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

26 26 所支持的配置方案 表 6. 安全配置方案的可用性 (2/2) 配置方案配置方法设计安全 JTAG 下载电缆 (3) 表 6 注释 : (1) 在此模式中, 主系统必须发送一个 4x 数据速率的 DCLK 信号 (2) 需要 MicroBlaster 工具, 并通过 ByteBlaster II 或者 ByteBlasterMV 下载电缆使用.rbf 文件来执行加密的 PS 配置 欲了解关于配置的详细信息, 请参考 Configuration Center (3) 仅适用于易失性密钥编程 1 欲了解关于 MAX II/MAX V 器件和闪存配置方法的详细信息, 请参考 MAX Series Configuration Controller Using Flash Memory White Paper 此外, 如果您的系统中包含公共闪存接口 (CFI) 闪存, 那么您也可以将它用于 FPGA 配置 MAX II 和 MAX V 的并行闪存加载 (PFL) 功能提供了一种有效的方法来通过 JTAG 接口对 CFI 闪存进行编程 f 要了解关于 PFL 的详细信息, 请参考 Parallel Flash Loader Megafunction User Guide 您可以与其它配置功能一起使用设计安全特性, 例如压缩和远程系统更新特性 当设计安全特性与压缩功能一起使用时, 首先压缩配置文件, 然后在 Quartus II 中对其加密 配置过程中,FPGA 首先对配置文件进行解密, 然后再进行解压 您可以通过执行边界扫描 (BST) 或者使用 SignalTap II 逻辑分析器来对 FPGA 中的功能数据进行分析 然而, 如果密钥的篡改保护位被设定, 并且该密钥被编程进 40-nm 或者 28-nm FPGA 中, 那么就不能执行 JTAG 配置 当使用 SignalTap II 逻辑分析器时, 首先要通过 PS FPP 或者 AS 配置模式, 使用加密的配置文件对器件进行配置 设计一定要含有至少一个 SignalTap II 逻辑分析器的实例 在设计中使用 SignalTap II 逻辑分析器的实例对 FPGA 进行配置后, 并且在 Quartus II 中打开 SignalTap II 逻辑分析器后, 对链进行扫描,SignalTap II 逻辑分析器便可以开始通过 JTAG 接口接收数据 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

27 安全模式验证 27 安全模式验证 FPGA 支持用于对器件现有的安全模式进行验证的 KEY_VERIFY JTAG 指令 要检查是否已成功地对易失性密钥编程, 需要使用.jam 文件来自动化安全模式的验证步骤 f 欲了解关于 FPGA 中可用安全模式的详细信息, 请参考相关器件手册中的 Configuration,Design Security,and Remote System Upgrades 章节中的 Security Design 部分 表 nm FPGA 的安全模式验证 无密钥 易失性密钥 带有篡改保护位的易失性密钥 非易失性密钥 带有篡改保护位的非易失性密钥 表 7 列出了 KEY_VERIFY JTAG 指令 表 7. KEY_VERIFY JTAG 指令 JTAG 指令指令代码说明 KEY_VERIFY KEY_VERIFY JTAG 指令使您能够读出芯片上已使能的安全特性的相关信息 这一指令对相应的位值进行扫描 表 8 和表 9 列出了安全模式以及对应的位值 连接 TDI 与 TDO 之间的密钥验证扫描寄存器 安全模式所支持的器件 Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Arria II GX Arria II GZ Stratix IV NA NA Arria II GX Arria II GZ Stratix IV NA NA Arria II GX Arria II GZ Stratix IV NA NA NA NA NA NA Arria II GX Arria II GZ Stratix IV NA NA Arria II GX Arria II GZ Stratix IV NA NA 表 nm FPGA 的安全模式验证 (1/2) 安全模式 Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 Bit 8 无密钥 易失性密钥 带有篡改保护位的易失性密钥 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

28 28 安全模式验证 表 nm FPGA 的安全模式验证 (2/2) 安全模式 Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 Bit 8 非易失性密钥 带有篡改保护位的非易失性密钥 例 3 例 4 和例 5 显示了用于验证 FPGA 安全模式的.jam 文件 例 nm FPGA 的 JAM 文件 (Arria II GX 器件 ) STATE RESET; STATE IDLE; 'Security Mode Identification BOOLEAN verify_reg[6]; IRSCAN 10, $013; WAIT 100 USEC; DRSCAN 6, $0, CAPTURE verify_reg[5..0]; 例 nm FPGA 的 JAM 文件 (Arria II GZ 和 Stratix IV 器件 ) STATE RESET; STATE IDLE; 'Key Verification BOOLEAN verify_reg[4]; IRSCAN 10, $013; WAIT 100 USEC; DRSCAN 4, $0, CAPTURE verify_reg[3..0]; 例 nm FPGA 的 JAM 文件 STATE RESET; STATE IDLE; 'Key Verification in JAM format BOOLEAN verify_reg[9]; IRSCAN 10, $013; WAIT 100 USEC; DRSCAN 9, $0, CAPTURE verify_reg[8..0]; 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

29 加密功能已使能的串行闪存加载支持 29 加密功能已使能的串行闪存加载支持 Altera 对于称作串行闪存加载 (SFL) 的串行配置器件提供了一个在系统编程解决方案 SFL 宏功能在 Quartus II 6.0 SP1 或更新版本中可用 您可以对设计进行 SFL 模块的例化, 并且对存储在串行配置器件中的设计灵活地进行更新, 而无需通过 AS 接口对配置器件进行重编程 只要 FPGA 的 JTAG 接口是可存取的, 您就能够将 SFL 解决方案用于您的应用当中 如果带有篡改保护位的设计安全功能被设置, 那么将无法应用 SFL 解决方案 尽管当篡改保护位被设定后将不支持 JTAG 编程, 但在 FPGA 中对带有篡改保护位的非易失性密钥编程进行设置前, 您也可以在设计中例化 SFL 宏功能, 并首次执行 SFL 编程 请执行下面的步骤来使用单 FPGA 器件链中的加密功能已使能的 SFL 宏功能 : 1. 打开 Quartus II 2. 在您的 FPGA 顶层设计中例化 SFL 宏功能 f 欲了解关于例化 SFL 宏功能的详细信息, 请参考 AN 370: Using the Serial FlashLoader With the Quartus II Software 中的 Instantiating SFL Megafunction in the Quartus II Software 部分 3. 通过下面其中的一个选项对设计进行编译 生成一个未加密的.sof 文件 a. 在 Processing 菜单中, 点击 Start Compilation 或者 b. 在 Processing 菜单中, 指向 Start 并点击 Start Assembler Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

30 30 加密功能已使能的串行闪存加载支持 图 24..jic 文件的生成 4. 执行下面的步骤将一个.sof 文件转换成.jic 文件 : a. 在 File 菜单中选择 Convert Programming Files b. 在 Convert Programming Files 对话框中, 从 Programming file type 一栏中选定 JTAG Indirect Configuration File (.jic) c. 在 Configuration device 一栏中, 指定串行配置器件 d. 在 File name 一栏中, 浏览目标目录并指定输出文件名 e. 高亮显示 Input files to convert 部分中的.sof 数据 ( 图 24) f. 点击 Add File g. 选择需要转换到.jic 文件的.sof 文件 h. 点击 OK i. 点击.sof 文件名来对.sof 文件进行加密 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

31 加密功能已使能的串行闪存加载支持 31 图 25. FlashLoader 请参照第 7 页 如何使用 Quartus II 来生成单器件.ekp 文件和加密配置文件 中的步骤 7 来对.sof 文件进行加密 j. 高亮显示 Flash Loader 并点击 Add Device( 图 25) Add the FlashLoader bridge of the required FPGA k. 点击 OK 出现 Select Devices 页面 l. 选择用于对串行配置器件进行编程的目标 FPGA m. 点击 OK 5. 使用加密的.jic 文件对串行配置器件进行编程 f 欲了解关于使用所创建的.jic 文件对串行配置器件进行编程的详细信息, 请参考 AN 370: Using the Serial FlashLoader With the Quartus II Software 中 Programming Serial Configuration Devices Using the Quartus II Programmer and JIC Files 部分中的相关步骤 6. 将密钥编程进 FPGA 器件中 1 要将密钥编程进单一 FPGA 器件中, 需要执行第 20 页 如何使用 Quartus II 软件来执行单器件易失性或者非易失性密钥编程 中的相应步骤 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

32 32 28-nm FPGA 的 JTAG 安全模式 7. 然后, 已编程的串行配置器件对加密的 FPGA 进行配置 1 欲使用.jam 文件对密钥进行编程, 一定要将.jic 文件转换成.jam 文件 f 欲了解关于将.jic 文件转换成.jam 文件的详细信息, 请参考 AN 370: Using the Serial FlashLoader With the Quartus II Software 中的 Converting JIC Files to JAM Files in the Quartus II Software 部分 f 欲了解关于 PS 和 FPP 配置方案 ( 具有在 FPGA 中使能的设计安全特性 ) 的时序参数的详细信息, 请参考相关器件手册中的 Configuration,Design Security,and Remote System Upgrades 章节 28-nm FPGA 的 JTAG 安全模式 当使能篡改保护位时,28-nm FPGA 上电后将处于 JTAG 安全模式 在 JTAG 安全模式期间, 很多 JTAG 指令都被禁用 28-nm FPGA 仅允许执行强制性的 JTAG 与 指令 这些指令包括 :AMPLE/PRELOAD BYPASS EXTEST 以及可选的指令, 例如 :IDCODE 和 SHIFT_EDERROR_REG 要使能其它 JTAG 指令的存取功能, 例如 :USERCODE HIGHZ CLAMP PULSE_NCONFIG 和 CONFIG_IO, 您必须发出 UNLOCK 指令来关闭 JTAG 安全模式 您也可以发出 LOCK 指令使器件重新回到 JTAG 安全模式 在用户模式期间, 您只能发出 LOCK 以及 UNLOCK 指令 f 欲了解与 LOCK 和 UNLOCK 指令相关联的 JTAG 二进制指令代码的详细信息, 请参考相关器件手册中的 JTAG Boundary-Scan Testing 章节 美国出口控制 美国对 FPGA 的出口控制通常被分类为美国出口控制分类编号 (ECCN) 3A001.a.7 或者 3A991.d 尽管 FPGA 执行解密操作, 但因为解密的特性仅用于保护配置比特流, 所以器件的出口控制分类保持不变 Altera 的 Quartus II 软件开发工具 (9.0 或更高版本 ), 对配置比特流进行加密, 被正式归类为 US ECCN 5D002 c.1, 并作为对于大多数国家而言的 零售 商品, 从属于许可例外 ENC 下的出口 关于出口方面的问题, 请联系 opexp_imp@altera.com 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月

33 文档修订历史 33 文档修订历史 表 10 列出了本应用手册修订历史 表 10. 文档修订历史 日期 版本 修订内容 更新了表 1 和表 年 6 月 2.1 更新了.ekp 文件验证错误信息 更新了 硬件要求 部分 针对 Quartus II 11.0 的发布所作的应用笔记更新 将指定的器件名改为 40- 或者 28-nm FPGA 添加了 安全模式验证 和 28-nm FPGA 的 JTAG 安全模式 部分 2011 年 6 月 2.0 添加了表 1 更新了表 5 添加了例 3 例 4 和例 5 更新了图 1 少量的文本编辑 更新了第 1 页 引言 更新了第 2 页 设计安全特性的概述 更新了第 2 页 安全加密算法 更新了第 3 页 非易失性和易失性密钥存储 更新了第 4 页表 2 的 ( 注释 3) 更新了第 4 页 硬件和软件要求 2009 年 6 月 1.1 更新了第 5 页表 3 的 ( 注释 1) 更新了第 5 页 实现安全配置流程的步骤 更新了第 17 页 步骤 2a: 将易失性密钥编程到 Arria II GX 或者 Stratix IV 中 更新了第 18 页 步骤 2b: 将非易失性密钥编程到 Arria II GX 或者 Stratix IV 中 更新了第 24 页 步骤 3: 使用加密的配置数据对 Arria II GX 或者 Stratix IV 进行配置 在第 28 页添加了表 3 更新了第 6 页中的图 1 和第 29 页中的图 年 3 月 1.0 首次发布 Altera 公司 2012 年 6 月 使用 Altera FPGA 中的设计安全特性

34 34 文档修订历史 使用 Altera FPGA 中的设计安全特性 Altera 公司 2012 年 6 月