Cyclone V器件中的配置、 设计安全和远程系统更新

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1 7 订阅 本章介绍 Cyclone V 器件所支持的配置方案 设计安全和远程系统更新 Cyclone V 器件手册 : 已知问题列出了 Cyclone V 器件手册章节的所计划的更新 Cyclone V 器件概述提供了每个配置方案所支持的配置功能的更多信息 Cyclone V 器件数据手册提供了关于所估计的.rbf 文件大小 FPP -to-data[] 比率和时序参数的更多信息 Altera FPGA 用户指南中的 Configuration via Protocol (CvP) 实现提供了关于 CvP 配置方案的更多信息 硬核处理器系统技术参考手册提供了关于通过 HPS 配置方案进行配置的更多信息 部分重配置的设计规划提供了关于部分重配置的更多信息 通过协议增强的配置和配置 Cyclone V 器件支持 1.8 V 2.5 V 3.0 V 和 3.3 V 编程电压和几个配置模式 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Innovation Drive, San Jose, CA 95134

2 7-2 MSEL 管脚设置 表 7-1: Cyclone V 器件所支持的配置模式和功能 模式 数据宽度 Max 时钟速率 (MHz) Max 数据速率 (Mbps) 解压缩 设计安全 部分重配置 (1) 远程系统更新 EPC 和 EPCQ 串行配置器件中的 AS 1 位 4 位 100 CPLD 或外部微处理器中的 PS 1 位 FPP 8 位 16 位 并行闪存加载器 CvP (PCIe) x1 x2 和 x4 通道 JTAG 1 位 取代使用一个外部闪存或 ROM, 您可以使用 CvP 通过 PCIe 配置 Cyclone V 器件 CvP 模式通过简单易用的 PCIe 硬核 IP 模块接口提供最快的配置速率和灵活性 Cyclone V CvP 实现符合 PCIe 100 ms power-up-to-active 时间要求 Altera FPGA 用户指南中的 Configuration via Protocol (CvP) 实现提供了关于 CvP 配置方案的更多信息 MSEL 管脚设置 将 MSEL 管脚直接连接到 或, 不需使用任何的上拉或者下拉电阻, 即可选择出所需的配置方案 注意 : 请不要使用一个微处理器或者另一个器件来驱动 MSEL 管脚 (1) 部分重配置是器件系列的高级功能 如果您想要使用部分重配置, 请联系 Altera 来获得支持

3 表 7-2: Cyclone V 器件的每个配置方案的 MSEL 管脚设置 配置序列 7-3 配置方案 压缩功能 设计安全功能 (V) 上电复位 (POR) 延迟 有效 禁用 禁用 1.8/2.5/3.0/3.3 快速 标准 FPP x8 禁用 使能 1.8/2.5/3.0/3.3 快速 标准 使能 使能 / 禁用 1.8/2.5/3.0/3.3 快速 标准 禁用 禁用 1.8/2.5/3.0/3.3 快速 标准 FPP x16 禁用 使能 1.8/2.5/3.0/3.3 快速 标准 使能 使能 / 禁用 1.8/2.5/3.0/3.3 快速 标准 PS 使能 / 禁用 使能 / 禁用 1.8/2.5/3.0/3.3 快速 标准 AS (x1 和 x4) 使能 / 禁用 使能 / 禁用 3.0/3.3 快速 标准 基于 JTAG 的配禁用置 禁用 使用以上任何有效的 MSEL 管脚设置 注意 : 也必须选择 Quartus II 的 Device and Pin Options 对话框的配置页面中的配置方案 根据您的选择, 编程文件中的选项位被相应地设置 Cyclone V 器件系列管脚连接指南提供了关于 JTAG 管脚电平连接的更多信息 配置序列 介绍配置序列和每个配置阶段

4 7-4 上电 图 7-1: Cyclone V 器件的配置序列 上电 和 驱动为低电平 所有 I/O 管脚被连接到一个内部弱上拉 清除配置 RAM 位 复位 和 保持低电平 所有 I/O 管脚被连接到一个内部弱上拉 采样 MSEl 管脚 电源包括 VCCPD 和 VCCPGM 达到所建议的操作电压 和 被释放为高电平 下拉为低电平 配置错误处理 下拉为低电平 保持低电平 如果选项被使能那么重新启动配置 配置 写入配置数据到 FPGA 释放为高电平 初始化 初始化内部逻辑和寄存器 使能 I/O 缓冲器 用户模式 执行您的设计 INIT_DONE 释放为高电平 ( 如果选项被使能 ) 通过至少拉低 管脚到最低 t CFG 低脉冲宽度 ( 除了使用部分重配置操作的配置 ), 您可以启动重配置 当该管脚拉低时, 和 管脚被拉低并且所有的 I/O 管脚被连接到一个内部弱上拉电阻 上电 上电所有的由 POR 电路监控的电源 所有的电源, 包括 和 V CCPD, 必须从 0 V 上电到上电时间规范中所建议的操作电压电平 否则, 保持 管脚低电平直到所有的电源达到所建议的电压电平 管脚 在 Cyclone V 器件中, 配置输入缓冲器不必与普通 I/O 缓冲器共享电源线 在配置期间, 配置输入管脚的操作电压与 I/O bank 电源,V CCIO 无关 因此,Cyclone V 器件不要求 V CCIO 上的配置电压约束

5 复位 7-5 V CCPD 管脚 使用 V CCPD 管脚, 一个专用的编程电源, 为 I/O 预驱动器和 JTAG I/O 管脚 (TCK TMS TDI 和 TDO) 供电 所支持的配置电压是 和 3.3 V 如果 bank 的 V CCIO 被设置为 2.5 V 或更低, 那么 V CCPD 必须上电到 2.5 V 如果 V CCIO 被设置为大于 2.5 V, 那么 V CCPD 必须大于 V CCIO 例如, 当 V CCIO 设置为 3.0 V 时, 那么 V CCPD 必须设置为 3.0 V 或以上 当 V CCIO 设置为 3.3 V 时,V CCPD 必须设置为 3.3 V Cyclone V 器件数据手册提供了关于斜升时间规范的更多信息 Cyclone V 器件系列管脚连接指南提供了关于配置管脚连接的更多信息 器件配置管脚 ( 第 7-6 页 ) 提供了关于配置管脚的更多信息 复位 POR 延迟是 POR 电路监控的所有电源达到所推荐的操作电压和 释放为高电平以及 CycloneV 器件开始配置之间的时间延迟 使用 MSEL 管脚设置 POR 延迟 用户 I/O 管脚被连接到一个内部弱上拉电阻直到器件被配置 MSEL 管脚设置 ( 第 7-2 页 ) Cyclone V 器件数据手册提供了关于 POR 延迟规范的更多信息 配置 要了解关于每个配置方案的 DATA[] 管脚的更多信息, 请参考相关配置方案 配置错误处理 要自动重启配置, 在 Quartus II 的 Device and Pin Options 对话框的 General 页面上打开 Auto-restart configuration after error 选项 如果您不打开该选项, 那么可以监控 管脚检测错误 要重启配置, 将 管脚拉低至少 t CFG 的持续时间 Cyclone V 器件数据手册提供了关于 t STATUS 和 t CFG 时序参数的更多信息

6 7-6 初始化 初始化 初始化时钟源来自内部振荡器,CLKUSR 管脚或 管脚 默认情况下, 内部振荡器为初始化时钟源 如果使用内部振荡器, 那么 Cyclone V 器件将会被提供足够的时钟周期, 以便进行正确初始化 注意 : 如果在器件初始化期间使用可选的 CLKUSR 管脚作为初始化时钟源并且拉低 管脚来重启配置, 那么确保 CLKUSR 或 管脚继续翻转直到 管脚变低然后再变高 用户模式 CLKUSR 管脚使您可以灵活地同步多个器件的初始化或延迟初始化 初始化期间, 在 CLKUSR 管脚上提供一个时钟不影响配置 在 管脚变高后, CLKUSR 或 管脚在时间指定为 t CD2CU 后被使能 经过这段时间后,Cyclone V 器件需要 T init 指定的最小时钟周期数来正确进行初始化以及进入 t CD2UMC 参数中指定的用户模式 Cyclone V 器件数据手册提供了关于 t CD2CU t init t CD2UMC 时序参数和初始化时钟源的更多信息 您可以使能可选的 INIT_DONE 管脚来监控初始化阶段 INIT_DONE 管脚拉高后, 初始化完成并且设计开始执行 用户 I/O 管脚将会和您设计的一样运行 器件配置管脚 配置管脚总结下表列出了 Cyclone V 配置管脚和它们的电源 注意 : TDI TMS TCK 和 TDO 管脚由管脚所在的 bank 的 V CCPD 供电 注意 : CLKUSR DEV_OE DEV_CLRn 和 DATA[15..5] 管脚在配置期间由 供电并且由管脚所在的 bank 的 V CCIO 供电 ( 如果将其用作用户 I/O 管脚 ) 表 7-3: Cyclone V 器件的配置管脚总结 配置管脚 配置方案 输入 / 输出 用户模式 供电支持 TDI JTAG 输入 V CCPD TMS JTAG 输入 V CCPD TCK JTAG 输入 V CCPD TDO JTAG 输出 V CCPD CLKUSR 所有方案 输入 I/O /V CCIO (2) CRC_ERROR 可选的, 所有方案 输出 I/O 上拉

7 器件配置管脚 7-7 配置管脚 配置方案 输入 / 输出 用户模式 供电支持 所有方案 双向 / 上拉 FPP 和 PS AS 输入输出 DEV_OE 可选的, 所有方案 输入 I/O /V CCIO (2) DEV_CLRn 可选的, 所有方案 输入 I/O /V CCIO (2) INIT_DONE 可选的, 所有方案 输出 I/O 上拉 所有方案 输入 所有方案 双向 / 上拉 所有方案 输入 O 所有方案 输出 I/O 上拉 所有方案 输入 DATA[15..5] FPP x8 和 x16 输入 I/O /V CCIO (2) ncso/data4 AS FPP 输出输入 AS_DATA[3..1]/DATA[3..1] AS FPP 双向输入 AS_DATA0 / DATA0 /ASDO AS FPP 和 PS 双向输入 PR_REQUEST FPP x16 输入 I/O /V CCIO (2) PR_READY FPP x16 输出 I/O /V CCIO (2) PR_ERROR FPP x16 输出 I/O /V CCIO (2) PR_DONE FPP x16 输出 I/O /V CCIO (2) Cyclone V 器件系列管脚连接指南提供了关于每个配置管脚的更多信息 (2) 用户模式之前, 该管脚由 供电, 用户模式期间由 V CCIO 供电

8 7-8 Quartus II 软件的配置管脚选项 Quartus II 软件的配置管脚选项 下表列出了 Quartus II 的 Device and Pin Options 对话框中的双用配置管脚 表 7-4: 配置管脚选项配置管脚 CLKUSR DEV_CLRn DEV_OE INIT_DONE O CRC_ERROR PR_REQUEST PR_READY PR_ERROR PR_DONE Category 页面 General General General General General Error Detection CRC General 选项 Enable user-supplied start-up clock (CLKUSR) Enable device-wide reset (DEV_CLRn) Enable device-wide output enable (DEV_OE) Enable INIT_DONE output Enable O Pin Enable Error Detection CRC_ERROR Pin Enable open drain on CRC_ERROR Pin Enable interbal scrubbing Enable PR Pin 通过 Quartus II 查看印刷电路板示意图提供了关于器件和管脚选项对话框设置的更多信息 快速被动并行配置 FPP 配置方案使用一个外部主机, 例如微处理器 MAX II 器件或 MAX V 器件 该方案是配置 Cyclone V 器件的最快方法 FPP 配置方案支持 8 和 16 位数据宽度 可以使用外部主机来控制从外部存储 ( 例如闪存存储器 ) 到 FPGA 的配置数据的传输 控制配置过程的设计位于外部主机 您可以使用 Raw Binary File (.rbf) Hexadecimal (Intel-Format) File (.hex) 或 Tabular Text File (.ttf) 格式存储配置数据 可以使用 PFL megafunction 以及 MAX II 或 MAX V 器件来读取闪存存储器件的配置数据并且配置 Cyclone V 器件 注意 : 对于 FPP 配置中未压缩的和压缩的配置数据, 管脚变高后, 需要两个 下降沿来开始器件的初始化

9 快速被动并行单器件配置 7-9 并行闪存加载器宏功能用户指南 Cyclone V 器件数据手册提供了关于 FPP 配置时序的更多信息 快速被动并行单器件配置 要配置 Cyclone V 器件, 如下图所示将器件连接到外部主机 图 7-2: 使用外部主机的单一器件 FPP 配置 将电阻连接到电源对 FPGA 提供可接受输入信号 必须为足够高电平以满足器件和外部主机的 I/O 的 VIH 规范 Altera 建议使用 VCCPGM 上电所有配置系统 I/O. Memory ADDR DATA[7..0] 外部主机 (MAX II Device, MAX V Device, or Microprocessor) FPGA Device DATA[] O N.C. 要了解更多信息, 请参考 MSEL 管脚设置 您可以使 O 管脚中断连接或将其用作用户 I/O 管脚 ( 当它不驱动另一个器件的 管脚时 ) 快速被动并行多器件配置 可以配置链中连接的多个 Cyclone V 器件 管脚连接和指南 对于该配置设置, 观测以下的管脚连接和指南 : 将以下链中所有器件的管脚连接在一起 : DATA[] 通过将 和 管脚连接在一起, 器件同时进行初始化和进入用户模式 如果链中的任意器件检测到一个错误, 那么配置在整个链中停止并且您必须重配置所有器件 例如, 如果链中的第一个器件在 管脚上标记一个错误, 那么它通过将其 管脚拉低而复位链

10 7-10 使用多个配置数据 在每 4 个器件的节点处, 确保 和 DATA[] 被缓冲以便防止信号完整性和时钟偏移问题 链中所有器件必须使用相同数据宽度 如果使用相同配置数据配置链中的器件, 那么器件必须具有相同的封装和密度 使用多个配置数据 要使用多个配置数据配置链中的多个 Cyclone V 器件, 那么如下图所示将器件连接到外部主机 图 7-3: 当两个器件接收不同组的配置数据时, 使用外部主机的多个器件 FPP 配置 将电阻连接到电源以对 FPGA 器件提供可接受的输入信号 必须为足够高电平以满足器件和外部主机的 I/O 的 VIH 规范 Altera 建议使用 VCCPGM 上电所有配置系统 I/O Memory ADDR DATA[7..0] External Host (MAX II Device, MAX V Device, or Microprocessor). FPGA Device Master DATA[] O FPGA Device Slave DATA[] O N.C. 要了解更多信息, 请参考 MSEL 管脚设置 您可以使 O 管脚中断连接或将其用作用户 I/O 管脚 ( 当它不驱动另一个器件的 管脚时 ) Buffers 将中继缓冲器连接到每 4 个器件的 FPGA 主器件和从器件的 DATA[] 和 之间 当一个器件完成配置时, 它的 O 管脚被释放为低电平来激活链中下一个器件的 管脚 一个时钟周期后, 第二个器件的配置自动开始 使用一个配置数据 要使用一个配置数据配置链中的多个 Cyclone V 器件, 请如下图所示将器件连接到外部主机

11 主动串行配置 7-11 图 7-4: 当两个器件接收相同数据时, 使用外部主机的多器件 FPP 配置 将电阻连接到电源, 以对 FPGA 器件提供可接受的输入信号 VCCPGM 必须为足够高电平以满足器件和外部主机的 I/O 的 VIH 规范 ALtera 建议使用 VCCPGM 上电所有配置系统 I/O Memory ADDR DATA[7..0] External Host (MAX II Device, MAX V Device, or Microprocessor) FPGA Device Master O DATA[] N.C. FPGA Device Slave DATA[] O N.C. 要了解更多信息, 请参考 MSEL 管脚设置 您可以使 O 管脚悬空或将其用作用户 I/O 管脚 ( 当它不驱动另一个器件的 管脚时 ) Buffers 将中继缓冲器连接到每 4 个器件的 FPGA 主器件和从器件的 DATA[] 和 之间 链中器件的 管脚被连接到, 从而使得这些器件的配置在同时开始和结束 主动串行配置 AS 配置方案支持 AS x1 (1-bit 数据宽度 ) 和 AS x4 (4-bit 数据宽度 ) 模式 AS x4 模式比 AS x1 模式提供 4 倍快的配置时间 在 AS 配置方案中, Cyclone V 器件控制配置接口 Cyclone V 器件数据手册提供了关于 AS 配置时序的更多信息 DATA 时钟 () Cyclone V 器件生成串行时钟,, 可以提供时序到串行接口 在 AS 配置方案中, Cyclone V 器件在 的下降沿驱动控制信号并且在该时钟管脚接下来的下降沿锁存配置数据 AS 配置方案所支持的最高 频率是 100 MHz( 除了 AS 多器件配置方案以外 ) 可以使用 CLKUSR 或内部振荡器生成 如果使用内部振荡器, 那么可以在 Quartus II 的 Configuration 页面中的 Device and Pin Options 对话框下选择 或 100 MHz 时钟 上电后, 默认情况下, 由一个 12.5 MHz 内部振荡器驱动 Cyclone V 器件通过读取编程文件中的选项位, 决定要使用的时钟源和频率 Cyclone V 器件手册手册提供了关于 AS 配置方案中的 频率规范的更多信息

12 7-12 主动串行单器件配置 主动串行单器件配置 要配置 Cyclone V 器件, 如下图所示, 请将器件连接到串行配置 (EPCS) 器件或四路串行配置 (EPCQ) 器件 图 7-5: 单一器件 AS x1 模式配置 将上拉电阻连接到 3.0 或 3.3-V 的 VCCPGM 电源 EPCS or EPCQ Device FPGA Device DATA ncs ASDI AS_DATA1 ncso ASDO O CLKUSR N.C. 要了解更多信息, 请参考 MSEL 管脚设置 使用 CLKUSR 管脚提供外部时钟源, 以在配置期间驱动 图 7-6: 单一器件 AS x4 模式配置 将上拉电阻连接到 3.0- 或 3.3-V 的 VCCPGM 的电源 EPCQ Device FPGA Device O N.C. 要了解更多信息, 请参考 MSEL 管脚设置 DATA0 DATA1 DATA2 DATA3 ncs AS_DATA0/ ASDO AS_DATA1 AS_DATA2 AS_DATA3 ncso CLKUSR 使用 CLKUSR 管脚提供外部时钟源, 以在配置期间驱动 主动串行多器件配置 您可以配置连接到链上的多个 Cyclone V 器件 只有 AS x1 模式支持多器件配置 链中的第一个器件是配置主器件 链中接下来的器件是配置从器件

13 管脚连接和指南 对于该配置设置, 请观测以下的管脚连接和指南 : 管脚连接和指南 7-13 硬线连接链中第一个器件的 MSEL 管脚来选择 AS 配置方案 对于链中接下来的器件, 硬线连接它们的 MSEL 管脚来选择 PS 配置方案 支持 PS 配置的其它任何 Altera 器件也可以作为器件链中的部分从配置 将以下链中所有器件的管脚连接在一起 : DATA[] 通过将 和 管脚连接在一起, 器件在同时进行初始化和进入用户模式 如果链中的任何器件检测到一个错误, 那么整个链中的配置停止, 并且您必须重配置所有器件 例如, 如果链中的第一个器件在 管脚标记一个错误, 那么它通过将其 管脚拉低来复位链 确保在每第 4 个器件缓冲 和 DATA[] 以便防止信号完整性和时钟偏移问题 使用多个配置数据 要使用多个配置数据配置链中的多个 Cyclone V 器件, 请如下图所示将器件连接到 EPCS 或 EPCQ 器件 图 7-7: 当链中的两个器件接收不同组的配置数据时的多个器件 AS 配置 将上拉电阻连接到 3.0 或 3.3-V 的 VCCPGM 的电源 VCCPGM VCCPGM VCCPGM VCCPGM EPCS or EPCQ Device FPGA Device Master FPGA Device Slave O O DATA AS_DATA1 您可以使 O 管脚中断连接或将其用作用户 I/O 管脚 ( 当它不驱动另一个器件的 管脚时 ) ncs ASDI ncso ASDO CLKUSR DATA0 MSEL [4..0] 对于基于 POR 延迟设置的相应的 MSEL 设置, 对从器件 MSEL 设置进行 PS 方案设置 Buffers 将中继缓冲器连接到每 4 个器件的 FPGA 主器件和从器件的 AS_DATA1 或 DATA0 和 之间 要了解更多信息, 请参考 MSEL 管脚设置 使用 CLKUSR 管脚提供外部时钟源以在配置期间驱动

14 7-14 评估主动串行配置时间 当器件完成配置时, 它的 O 管脚被释放为低电平以激活链中下一个器件的 管脚 一个时钟周期后, 第二个器件的配置自动开始 评估主动串行配置时间 AS 配置时间是它从 EPCS 或 EPCQ 器件到 Cyclone V 器件传输配置数据所用的时间 请使用以下的公式来评估配置时间 : AS x1 模式.rbf 大小 x ( 最小 周期 / 每 周期 1 位 ) = 所估计的最小配置时间 AS x4 模式.rbf 大小 x ( 最小 周期 / 每 周期 4 位 ) = 所估计的最小配置时间 压缩配置数据会减少配置时间 减少的数量会根据设计的不同而不同 使用 EPCS 和 EPCQ 器件 EPCS 器件支持 AS x1 模式,EPCQ 器件支持 AS x1 和 AS x4 模式 串行配置 (EPCS) 器件数据手册 Quad-Serial 配置 (EPCQ) 器件数据手册 控制 EPCS 和 EPCQ 器件 配置期间,CycloneV 器件通过驱动它的 ncso 输出管脚为低电平来使能 EPCS 或 EPCQ 器件, 该输出管脚与 EPCS 或 EPCQ 器件的片选 (ncs) 管脚相连接 Cyclone V 器件使用 和 ASDO 管脚来发送操作命令和读地址信号到 EPCS 或 EPCQ 器件 EPCS 或 EPCQ 器件对其串行数据输出 (DATA[]) 管脚提供数据, 该管脚 Cyclone V 器件的 AS_DATA[] 输入相连接 注意 : 如果想要控制 EPCS 管脚, 那么保持 管脚低电平并且将 管脚拉高 这样会导致器件复位并三态 AS 配置管脚 走线长度和负载 最大走线长度和负载应用于下表所列出的单个和多个器件 AS 配置设置 走线长度是从 Cyclone V 器件到 EPCS 或 EPCQ 器件的长度 表 7-5: Cyclone V 器件的 AS x1 和 x4 配置的最高走线长度和负载 Cyclone V 器件 AS 管脚 最大电路板走线长度英寸 12.5/ 25/ 50 MHz 100 MHz 最大电路板加载 (pf)

15 编程 EPCS 和 EPCQ 器件 7-15 Cyclone V 器件 AS 管脚 最大电路板走线长度英寸 12.5/ 25/ 50 MHz 100 MHz 最大电路板加载 (pf) DATA[3..0] ncso 编程 EPCS 和 EPCQ 器件 可以使用一个 USB-Blaster EthernetBlaster EthernetBlaster II 或 ByteBlaster II 下载电缆在系统编程 EPCS 和 EPCQ 器件 或者, 可以使用微处理器以及 SRunner 软件驱动器编程 EPCS 或 EPCQ 在系统编程 (ISP) 提供选项, 使您可以选择使用 AS 编程接口或 JTAG 接口编程 EPCS 或 EPCQ 通过使用 AS 编程接口, 配置数据由 Quartus II 或任何所支持的第三方软件编程到 EPCS 通过使用 JTAG 接口, 称为串行闪存加载器 (SFL) 的 Altera IP 必须被下载到 Cyclone V 器件以便形成 JTAG 接口和 EPCS 或 EPCQ 之间的桥接 这样使能够直接使用 JTAG 接口编程 EPCS 或 EPCQ 通过 Quartus II 使用串行闪存加载器 AN 418: SRunner: 串行配置器件编程的嵌入式解决方案 使用 JTAG 接口编程 EPCS 要使用 JTAG 接口编程 EPCS 器件, 那么如下图所示连接器件 图 7-8: 使用 JTAG 接口编程 EPCS 的连接设置 V CCPD V CCPD 将上拉电阻连接到 3.0V 或 3.3V 的 VCCPGM 电源 EPCS Device DATA ncs ASDI 要了解更多信息, 请参考 MSEL 管脚设置 使用 CLKUSR 管脚提供外部时钟源以在配置期间驱动 FPGA Device AS_DATA1 ncso ASDO CLKUSR TCK TDO TMS TDI Serial Flash Loader 1 kω Pin 1 V CCPD 在设计中例化 SFL, Download Cable 10-Pin Male Header 以在 EPCS 和 (JTAG Mode) (Top View) 10-pin header 之间形成桥接 电阻值可以从 1 kω 到. 执行信号完整性分子以对设置选择电阻值

16 7-16 使用 JTAG 接口编程 EPCQ 使用 JTAG 接口编程 EPCQ 要使用 JTAG 接口编程 EPCQ 器件, 那么如下图所示连接器件 图 7-9: 使用 JTAG 接口编程 EPCQ 的连接设置 V CCPD V CCPD 将上拉电阻连接到 3.0 或 3.3-V 的 VCCPGM 电源 EPCQ Device DATA0 DATA1 DATA2 DATA3 ncs FPGA Device AS_DATA0/ASDO AS_DATA1 AS_DATA2 AS_DATA3 ncso TCK TDO TMS TDI Serial Flash Loader CLKUSR 在设计中例化 SFL, 以在 EPCQ 和 10-pin header 之间形成桥接 1 kω Pin 1 V CCPD Download Cable 10-Pin Male Header (JTAG Mode) (Top View) 要了解更多信息, 请参考 MSEL 管脚设置 电阻值可以从 1 kω 到. 执行信号完整性分析, 以对设置选择电阻值 使用 CLKUSR 管脚提供外部时钟源, 以在配置期间驱动 使用有效串行接口编程 EPCS 要使用 AS 接口编程 EPCS 器件, 那么如下图所示连接器件

17 使用有效串行接口编程 EPCQ 7-17 图 7-10: 使用 AS 接口编程 EPCS 的连接设置 将上拉电阻连接到 3.0 或 3.3-V 的 VCCPGM 电源 EPCS Device DATA ncs ASDI Pin 1 FPGA Device O AS_DATA1 ncso ASDO CLKUSR N.C. 要了解更多信息, 请参考 MSEL 管脚设置 使用 CLKUSR 管脚提供外部时钟源, 以在配置期间驱动驱动 将 USB-Blaster ByteBlaster II EthernetBlaster 或 EthernetBlaster II 电缆的 V CC(TRGT) 上电到. USB-Blaster or ByteBlaster II (AS Mode) 10-Pin Male Header 使用有效串行接口编程 EPCQ 要使用 AS 接口编程 EPCQ 器件, 请如下图所示连接器件

18 7-18 被动串行配置 图 7-11: 使用 AS 接口编程 EPCQ 的连接设置 通过使用 AS 接头, 编程器串行地发送操作命令和配置位到 DATA0 的 EPCQ 这等同于 EPCS 的编程操作 将上拉电阻连接到 3.0 或 3.3-V 的 VCCPGM 电源 EPCQ Device FPGA Device O N.C. DATA0 DATA1 DATA2 DATA3 ncs Pin 1 AS_DATA0/ASDO AS_DATA1 AS_DATA2 AS_DATA3 ncso CLKUSR 要了解更多信息, 请参考 MSEL 管脚设置 使用 CLKUSR 管脚提供外部时钟源, 以在配置期间驱动 将 USB-Blaster ByteBlaster II EthernetBlaster 或 EthernetBlaster II 电缆的 V CC(TRGT) 上电为 VCCPGM. USB-Blaster or ByteBlaster II (AS Mode) 10-Pin Male Header 当编程 EPCS 和 EPCQ 器件时, 下载电缆通过驱动 管脚为高电平禁用对 AS 接口的访问 线也被拉低来保持 Cyclone V 器件处于复位阶段 编程完成后, 下载电缆释放 和, 从而使得下拉和上拉电阻分别驱动 和 的管脚 EPCQ 使用下载电缆编程期间,DATA0 将编程数据 操作命令和地址信息从下载电缆传输到 EPCQ EPCQ 使用下载电缆验证期间,DATA1 将编程数据又传输回下载电缆 被动串行配置 PS 配置方案使用一个外部主机 可以将微处理器 MAXII 器件 MAXV 器件或主机 PC 用作外部主机 可以使用一个外部主机控制配置数据从外部存储 ( 例如闪存存储器 ) 传输到 FPGA 控制配置过程的设计位于外部主机 您可以在 Programmer Object File (.pof).rbf.hex 或.ttf 中存储配置数据 如果使用.rbf.hex 或.ttf 中的配置数据, 那么要首先发送每个数据字节的 LSB 例如, 如果.rbf 包含字节序列

19 使用一个外部主机的 PS 单器件配置 B EE 01 FA, 那么发送到器件的串行数据必须是 可以使用 MAX II 或 MAX V 器件的 PFL megafunction 来读取闪存存储器件的配置数据并且配置 Cyclone V 器件 对于一个 PC 主机, 使用一个下载电缆 ( 例如 Altera USB-BlasterUSB 端口 ByteBlaster II 并行端口 EthernetBlaster 和 EthernetBlaster II 下载电缆 ) 将 PC 连接到器件 配置数据被串行地移到器件的 DATA0 管脚 如果使用 Quartus II 编程器并且 CLKUSR 管脚被使能, 那么不需要对管脚初始化器件提供时钟源 并行闪存加载器宏功能用户指南 Cyclone V 器件数据手册提供了关于 PS 配置时序的更多信息 使用一个外部主机的 PS 单器件配置 要配置 Cyclone V 器件, 如下图所示将器件连接到外部主机 图 7-12: 使用一个外部主机的单器件 PS 配置 ADDR Memory DATA0 将电阻连接到电源以便对 FPGA 器件提供可接受的输入信号 VCCPGM 必须为足够的高电平以满足器件和外部主机的 I/O 的 VIH 规范 Altera 建议使用 VCCPGM 上电所有的配置系统 I/O FPGA Device External Host (MAX II Device, MAX V Device, or Microprocessor O DATA0 N.C. 您可以将 O 管脚中断连接或将其用作用户 I/O 管脚 ( 当它不驱动另一个器件的 管脚时 ) 要了解更多信息, 请参考 MSEL 管脚设置 使用 Altera 下载电缆的 PS 单器件配置 要配置 Cyclone V 器件, 如下图所示, 将器件连接到下载电缆

20 7-20 被动串行多器件配置 图 7-13: 使用 Altera 下载电缆的单器件 PS 配置 FPGA Device 将上拉电阻连接到和 USB-Blaster ByteBlaster II EthernetBlaster 或 EthernetBlaster II 电缆相同的电源电压 (VCCIO) O N.C. Download Cable 10-Pin Male Header (PS Mode) DATA0 Pin 1 V CCIO V IO 要了解更多信息, 如果下载电缆请参考 MSEL 管脚设置 是电路板上使用的唯一配置方案, 那么在 DATAO 和 上仅需要上拉电阻 这确保 DATA0 和 在配置后不被悬空 例如, 如果您也使用一个 MAX II 器件 MAX V 器件或微处理器, 那么在 DATA0 和 上不需要上拉电阻 Shield 在 USB-Blaster 和 ByteBlaster II 电缆中, 该管脚被连接到 ( 当您将其用作 AS 编程时 ) 否则, 该管脚无连接 被动串行多器件配置 可以配置连接在链中的多个 Cyclone V 器件 管脚连接和指南 对于该配置设置, 请观测以下的管脚连接和指南 : 将以下链中所有器件的管脚连接在一起 : DATA0 通过将 和 管脚连接在一起, 器件同时进行初始化并进入用户模式 如果链中的任何器件检测到一个错误, 那么整个链中配置停止并且您必须重配置所有器件 例如, 如果链中的第一个器件在 管脚上标记一个错误, 那么它通过将 管脚拉低来复位链 如果使用相同配置数据对链中的器件进行配置, 那么器件必须具有相同的封装和密度 使用多个配置数据 要使用多个配置数据配置链中的多个 Cyclone V 器件, 请如下图所示将器件连接到外部主机

21 使用一个配置数据 7-21 图 7-14: 当两个器件接收不同组的配置数据时的多个器件 PS 配置 ADDR Memory DATA0 External Host (MAX II Device, MAX V Device, or Microprocessor 将电阻连接到电源, 以对 FPGA 器件提供可接受的输入信号 必须为足够的高电平以满足器件和外部主机的 I/O 的 VIH 规范 Altera 建议使用 VCCPGM 上电所有配置系统 I/O FPGA Device 1 O DATA0 FPGA Device 2 O DATA0 N.C. 您可以使 O 管脚中断连接或将其用作用户 I/O 管脚 ( 当它不驱动另一个器件的 管脚时 ) 要了解更多信息, 请参考 MSEL 管脚设置 器件完成配置后, 它的 O 管脚被释放为低电平以便激活链中的下一个器件的 管脚 一个时钟周期后, 第二个器件的配置自动开始 使用一个配置数据 要使用一个配置数据配置链中的多个 Cyclone V 器件, 那么请如下图所示将器件连接到外部主机 图 7-15: 当两个器件接收相同组的配置数据时的多器件 PS 配置 将电阻连接到电源, 以对 FPGA 器件提供可接受的输入信号 VCCPGM 必须为足够的高电平以满足器件和外部主机的 I/O 的 VIH 规范 Altera 建议使用 VCCPGM 上电所有配置系统 I/O ADDR Memory DATA0 FPGA Device 1 FPGA Device 2 External Host (MAX II Device, MAX V Device, or Microprocessor O DATA0 N.C. O DATA0 N.C. 要了解更多信息, 请参考 MSEL 管脚设置 您可以使 O 管脚中断连接或将其用作用户 I/O 管脚 链中器件的 管脚被连接到, 从而使得这些器件的配置能够同时开始和结束

22 7-22 使用 PC 主机和下载电缆 使用 PC 主机和下载电缆要配置多个 Cyclone V 器件, 如下图所示, 将器件连接到下载电缆 图 7-16: 使用 Altera 下载电缆的多个器件 PS 配置 如果下载电缆是电路板上使用的唯一配置方案, 那么在 DATAO 和 上仅需要上拉电阻 这确保 DATA0 和 在配置后不被悬空 例如, 如果您使用配置器件, 那么在 DATAO 和 上不需要上拉电阻 要了解更多信息, 请参考 MSEL 管脚设置 FPGA Device 1 O DATA0 FPGA Device 2 O N.C. (2) Download Cable 10-Pin Male Header Pin 1 (PS Mode) V IO 将上拉电阻连接到和 USB-Blaster ByteBlaster II EthernetBlaster 或 EthernetBlaster II 电缆相同的电源电压 (VCCIO) 在 USB-Blaster 和 ByteBlaster II 电缆中, 该管脚被连接到 ( 当您将其用作 AS 编程时 ) 否则该管脚为一个无连接 DATA0 当器件完成配置时, 它的 O 管脚被释放为低电平以便激活下一个器件的 管脚 第二个器件的配置自动开始 JTAG 配置 在 Cyclone V 器件中,JTAG 指令优先于其它的配置方案 Quartus II 生成一个 SRAM 目标文件 (.sof), 您可以通过一条下载电缆使用该文件在 Quartus II 软件编程器中进行 JTAG 配置 另外, 您可以将 JRunner 软件和.rbf 或 JAM Standard Test and Programming Language (STAPL) Format File (.jam) 一起使用或将 JAM Byte Code File (.jbc) 和其它第三方编程器工具一起使用 器件配置管脚 ( 第 7-6 页 ) 提供了 JTAG 配置管脚的更多信息 JTAG 安全模式 ( 第 7-32 页 ) AN 425: 对器件编程使用命令行 Jam STAPL 解决方案 Cyclone V 器件数据手册提供了关于 JTAG 配置时序的更多信息

23 JTAG 单器件配置 7-23 Cyclone V 器件中的 JTAG 边界扫描测试 Jam STAPL 语言的编程支持 USB-Blaster 下载电缆用户指南 JTAG 单器件配置 要配置 JTAG 链中的单器件, 编程软件设置其它的器件为旁路模式 旁路模式中的器件通过一个单一旁路寄存器将编程数据从 TDI 管脚传输到 TDO 管脚 一个时钟周期后, 配置数据在 TDO 管脚可用 Quartus II 可以使用 管脚通过 JTAG 端口来验证配置过程的完成 : 管脚为低电平 表示配置已经失败 管脚为高电平 表示配置已经成功 配置数据通过使用 JTAGTDI 端口被串行地发送后,TCK 端口被计入额外的 1,222 个周期以执行器件初始化 要使用下载电缆配置 Cyclone V 器件, 请如下图所示连接器件 图 7-17: 使用一个下载电缆进行的单器件的 JTAG 配置 V CCPD N.C. O FPGA Device TCK TDO V CCPD 电阻值可以从 1 kω 到 执行信号完整性分析, 以对设置选择电阻值 连接上拉电阻 VCCPD TMS TDI Download Cable 10-Pin Male Header (JTAG Mode) (Top View) Pin 1 V CCPD 如果您仅使用 JTAG 配置, 那么将 连连接到 VCCPGM 以及将 连接到 将 拉高或低以适合您的板级需要 如果您使用 JTAG 以及另一个配置方案, 那么根据所选的配置方案, 连接 和 1 kω 要使用微处理器配置 Cyclone V 器件, 请如下图所示连接器件 可以将 JRunner 用作软件驱动器

24 7-24 JTAG 多器件配置 图 7-18: 使用一台微处理器的单器件的 JTAG 配置 将上拉电阻连接到一个电源, 以对链中的所有 FPGA 器件提供可接受的输入信号 必须为足够高电平以满足器件 I/O 的 V IH 规范 Memory ADDR DATA Microprocessor TDI TCK TMS TDO FPGA Device O N.C. 微处理器必须使用和 VCCPD 相同的 I/O 标准以驱动 JTAG 管脚 如果您仅使用 JTAG 配置, 那么将 连接到 以及 连接到 将 拉高或拉低 如果您在使用 JTAG 以及另一个配置方案, 那么根据所选配置方案设置 管脚以及连接 和 AN 414:JRunner 软件驱动器 : APLD JTAG 配置的嵌入式解决方案 JTAG 多器件配置 您可以配置 JTAG 链中的多个器件 管脚连接和指南 对于该配置设置, 观测以下管脚连接和指南 : 隔离 和 管脚以便支持每个器件单独地进入用户模式 一个 JTAG 兼容的接头被连接到 JTAG 链中的几个器件 JTAG 链上器件的数量仅受下载电缆的驱动能力而限制 如果在 JTAG 链中有 4 个或更多器件, 那么使用板级缓冲器缓冲 TCK TDI 和 TMS 管脚 也可以将 JTAG 支持的其它 Altera 器件连接到链上 当系统包含多个器件或当使用 JTAG 边界扫描测试 (BST) 电路测试您的系统时,JTAG 链器件编程是理想的 使用一个下载电缆 下图显示了一个多器件 JTAG 配置

25 CONFIG_IO JTAG 指令 7-25 图 7-19: 使用下载电缆进行的多器件的 JTAG 配置 连接上拉电阻 V CCPD 如果您仅使用 JTAG 配置, 那么将 连接到 VCCPGM 以及将 连接到 将 拉高或拉低, 以适合您的板极需要 如果您使用 JTAG 以及另一个配置方案, 那么根据所选的配置方案连接 和 Download Cable 10-Pin Male Header (JTAG Mode) Pin 1 V CCPD V IO V CCPD V CCPD FPGA Device FPGA Device FPGA Device TDI TDO TDI TDO TDI TMS TCK TMS TCK TMS TCK TDO 1 kω 电阻值可以从 1 kω 到 10 kω 执行信号完整性分析以对设置选择电阻值 AN 656: 合并多个配置方案提供了关于将 JTAG 配置和其它的配置方案相结合的更多信息 CONFIG_IO JTAG 指令 CONFIO_IO JTAG 指令使您能够使用 JTAG 端口在器件配置之前或期间配置 I/O 缓冲器 当发出该指令时, 它中断配置并且使您能够发出所有 JTAG 指令 否则, 您只能够发出 BYPASS IDCODE 和 SAMPLEJTAG 指令 您可以使用 CONFIO_IO JTAG 指令来中断配置并且执行板级测试 板级测试完成后, 您必须对器件进行重配置 使用以下方法对器件进行重配置 : JTAG 接口 发出 PULSE_NCONFIG JTAG 指令 FPP PS 或 AS 配置方案 脉冲 管脚为低电平 配置数据解压缩 Cyclone V 器件在配置期间可以接收到压缩的配置比特流并且实时解压缩该数据 初始数据表明, 根据设计, 压缩通常减少 30% 到 55% 的配置文件大小 在除 JTAG 配置方案以外的所有配置方案中支持解压缩 您可以在设计编译之前或之后使能压缩

26 7-26 设计编译前的使能压缩 设计编译前的使能压缩 要在设计编译之前使能压缩, 请遵循以下步骤 : 1. 在 Assignment 菜单中, 点击 Device 2. 选择 Cyclone V 器件, 然后点击 Device and Pin Options 3. 在 Device and Pin Options 窗口中的 Category 列表下选择 Configuration 并且打开 Generate compressed bitstreams 设计编译后的使能压缩 要在设计编译后使能压缩, 请遵循以下步骤 : 1. 在 File 菜单中, 点击 Convert Programming Files 2. 选择编程文件类型 (.pof.sof.hex.hexout.rbf 或.ttf ) 对于 POF 输出文件, 请选择一个配置器件 3. 在 Input files to convert 列表中, 选择 SOF Data 4. 点击 Add File 并且选择 Cyclone V 器件.sof 5. 选择添加到 SOF Data 的文件名字, 然后点击 Properties 6. 打开 Compression 复选框 在多器件配置中使用压缩 下图显示了一条链的两个 Cyclone V 器件 压缩仅对第一个器件使能 该设置仅由 AS 或 PS 多器件配置支持 图 7-20: 相同配置文件中的压缩和未压缩的串行配置数据 Serial Configuration Data Compressed Configuration Data Decompression Controller FPGA Device 1 O Uncompressed Configuration Data FPGA Device 2 O N.C. EPCS, EPCQ, or External Host 对于 FPP 配置方案, 由于 -to-data[] 比率的不同, 相同多器件配置链中的压缩和未压缩的配置组合不被支持 远程系统更新 Cyclone V 器件包含专用远程系统更新电路 您可以使用该功能从远程位置更新系统

27 配置镜像 7-27 图 7-21: Cyclone V 远程系统更新结构图 2 1 Development Location Data Data Data FPGA Remote System Upgrade Circuitry 3 Configuration Memory FPGA Configuration 4 配置镜像 您可以设计系统来管理配置器件中应用配置镜像的远程更新 下表为远程系统更新的序列 : 1. Cyclone V 器件中的逻辑 ( 嵌入式处理器或用户逻辑 ) 接收远程位置的配置镜像 可以使用通信协议 ( 例如 TCP/IP PCI 用户数据报协议 (UDP) UART, 或专有接口将器件连接到远程资源 2. 逻辑在非易失的配置存储器中存储配置镜像 3. 逻辑使用最新接收到的配置镜像开始重配置周期 4. 当错误出现时, 电路检测到错误, 恢复到一个安全配置镜像, 并且对设计提供错误状态 系统中的每个 Cyclone V 器件需要一个出厂镜像 出厂镜像是一个用户定义的配置镜像, 它包含逻辑可以执行以下操作 : 根据状态信息, 处理来自专用远程系统更新电路的错误 与远程主机通信和接收新应用镜像并将镜像存储在本地非易失存储器件中 决定加载到 Cyclone V 器件的应用镜像 使能或禁用用户监视计时器并且加载其超时值 指示专用远程系统更新电路开始一个重配置周期 也可以为器件创建一个或多个应用镜像 一个应用镜像包含目标器件中要实现的所选功能性 将镜像存储在以下 EPCS 或 EPCQ 器件中的位置 : 出厂配置镜像 EPCS 或 EPCQ 器件的 PGM[23..0] = 24'h 起始地址 应用配置镜像 任何扇形边界 Altera 建议仅存储一个镜像在一个扇形边界中

28 7-28 远程更新模式中的配置序列 远程更新模式中的配置序列 图 7-22: 远程更新模式中出厂和应用配置之间的转换 Configuration Error Power Up Set Control Register and Reconfigure Application 1 Configuration Configuration Error Factory Configuration (page 0) Reload a Different Application Reload a Different Application Set Control Register and Reconfigure Application n Configuration Configuration Error 远程系统更新状态机 ( 第 7-31 页 ) 远程更新模式中配置序列的详细说明 远程系统更新电路 远程系统更新电路包含远程系统更新寄存器 监视计时器 和一个控制这些组件的状态机 注意 : 如果使用 ALTREMOTE_UPDATE megafunction, 那么 megafunction 从内部控制 RU_DOUT RU_SHIFTnLD RU_CAPTnUPDT RU_CLK RU_DIN RU_ 和 RU_nRSTIMER 信号以执行所有相关的远程系统更新操作

29 使能远程系统更新电路 7-29 图 7-23: 远程系统更新电路 Internal Oscillator Status Register (SR) [4..0] Control Register [37..0] Logic Array Update Register [37..0] update dout Shift Register Bit [4..0] din dout capture Bit [37..0] capture din Remote System Upgrade State Machine Timeout User Watchdog Timer clkout capture update Logic Array clkin RU_DOUT RU_SHIFTnLD RU_CAPTnUPDT RU_CLK RU_DIN RU_ RU_nRSTIMER Logic Array Cyclone V 器件数据手册提供了关于远程系统更新电路时序规范的更多信息 使能远程系统更新电路 要使能远程系统更新功能, 请执行以下步骤 : 1. 在 Quartus II 的 Device and Pin Options 对话框的 Configuration 页面的配置方案列表中选择 Active Serial x1 或 Configuration Device 2. 在 Quartus II 的 Device and Pin Options 对话框的 Configuration 页面的配置模式列表中选择 Remote 打开 Auto-restartconfiguration after error 选项自动使能该功能 Altera 提供的 ALTREMOTE_UPDATE megafunction 对远程系统更新电路提供一个如同存储器的接口并且处理 Cyclone V 器件逻辑中的移位寄存器读和写协议 Related Information 远程系统更新 (ALTREMOTE_UPDATE) 宏功能用户指南

30 7-30 远程系统更新寄存器 远程系统更新寄存器 表 7-6: 远程系统更新寄存器 移位 寄存器 说明 通过逻辑阵列访问并且由 RU_CLK 提供时钟 位 [4..0] 状态寄存器的内容被移入到这些位 位 [37..0] 更新和控制寄存器的内容被移入到这些位 控制 更新 状态 该寄存器由 10-MHz 内部振荡器提供时钟 该寄存器的内容被移入到移位寄存器以便应用配置中的用户逻辑来读取 当重配置被触发时, 该寄存器被更新为更新寄存器的内容 该寄存器由 RU_CLK 提供时钟 出厂配置通过将数据移到移位寄存器并且发出一个更新来更新该寄存器 当重配置被触发时, 更新寄存器的内容被写入控制寄存器 每次重配置之后, 远程系统更新电路更新该寄存器以表明触发了重配置的事件 该寄存器由 10-MHz 内部振荡器提供时钟 控制寄存器 ( 第 7-30 页 ) 状态寄存器 ( 第 7-31 页 ) 控制寄存器 表 7-7: 控制寄存器位 位 名称 (3) 复位值 说明 0 AnF 1'b0 应用非出厂指示位 表示目前加载到器件中的配置镜像类型 ;0 表示出厂镜像,1 表示应用镜像 当该位为 1 时, 控制寄存器的访问仅限于读取并且用户监视计时器被使能 使用一个应用配置镜像触发重配置之前, 出厂配置设计必须将该位设置为 PGM[0..23] Wd_en Wd_timer[11..0] 24'h 'b0 12'b AS 配置起始地址 (StAdd[31..8]) 的上部 24 位, 8 LSB 为零 用户监视计时器使能位 将该位设置为 1 来使能监视计时器 用户监视超时值 (3) 这是器件退出 POR 之后以及重配置返回到出厂配置镜像期间的默认值

31 状态寄存器 表 7-8: 状态寄存器位 状态寄存器 7-31 位 名称 (4) 复位值 说明 0 CRC 1'b0 设置为 1 时, 表示应用配置期间的 CRC 错误 1 1'b0 当设置为 1 时, 表示错误导致外部器件置位 2 Core_ 1'b0 当设置为 1 时, 表示重配置已经由器件的逻辑阵列触发 3 1'b0 当设置为 1 时, 表示 被置位 4 Wd 1'b0 当设置为 1 时, 表示用户监视器超时 远程系统更新状态机 远程系统更新状态机的操作如下所示 : 1. 上电后, 远程系统更新寄存器被复位为 0 并且出厂配置镜像被加载 2. 用户逻辑将 AnF 位设置为 1 并且应用镜像的起始地址被加载 用户逻辑也写入监视计时器设置 3. 当配置复位 (RU_CONFIG) 变低时, 状态机将控制寄存器更新为更新寄存器的内容, 并且使用应用配置镜像触发重配置 4. 如果出现错误, 那么状态机回到出厂镜像 控制和更新寄存器被复位为 0, 并且状态寄存器被更新为错误信息 5. 成功地重配置后, 系统保持在应用配置 用户监视计时器 用户监视计时器防止由于意外停止器件而出现的错误的应用配置 一个应用配置成功地加载到器件后, 可以使用计时器检测功能错误 计时器自动在出厂配置中禁用 ; 在应用配置中使能 注意 : 如果在应用配置中不需要该功能, 那么在出厂配置用户模式操作期间, 通过设置更新寄存器的 Wd_en 位为 1'b0 而关闭该功能 不可以在应用配置中禁用该功能 计数器是 29 位宽并且具有一个最大计数值为 2 29 当指定用户监视计时器值时, 仅需指定最高的 12 位 计时器设置的粒度为 2 17 个周期 周期时间以用户监视计时器内部振荡器的频率为基础 应用配置一进入用户模式, 计时器就开始计数 当计时器超时时, 远程系统更新电路生成一个超时信号 更新状态寄存器 并且触发出厂配置镜像的加载 要复位时间, 需置位 RU_nRSTIMER Cyclone V 器件数据手册提供了关于用户看门狗内部振荡器频率的操作范围的更多信息 (4) 器件退出 POR 和上电后, 状态寄存器内容是 5'b00000

32 7-32 设计安全 设计安全 Cyclone V 设计安全功能支持以下性能 : 支持 256 位密钥行业标准设计安全算法的 (FIPS-197 认证 ) 优化内置高级加密标准 (AES) 解密模块 易失性和非易失性密钥编程支持 通过篡改保护位设置的易失性和非易失性密钥的安全操作模式 JTAG 安全模式中上电期间有限可访问的 JTAG 指令 支持板级测试 支持非易失密钥的 in-socket 密钥编程 可用于除 JTAG 以外的所有配置方案 支持远程系统更新和压缩功能 Cyclone V 设计安全功能对设计提供以下安全保护 : 反复制的安全保护 安全性密钥被安全地存储在 Cyclone V 器件中并且不可以通过任何接口读取 除此之外, 因为配置文件回读在 Cyclone V 器件中不被支持, 所以设计信息不可以被复制 反逆向工程的安全保护 从一个加密的配置文件中进行逆向工程非常难并且很花时间, 因为 Cyclone V 配置文件格式是专有的, 并且文件包含需要特定解密的百万的比特 反篡改安全保护 设置篡改保护位之后,CycloneV 器件仅可以接受加密了相同密钥的配置文件 除此之外, 通过 JTAG 接口和配置接口的编程被阻止 当将压缩功能和设计安全功能一起使用的时候, 通过使用 Quartus II, 配置文件首先被压缩, 然后被加密 在配置期间, 器件先解密, 然后解压缩配置文件 在 FPP 配置方案中对 Cyclone V 器件使用设计安全功能时, 它需要一个不同的 -to-data[] 比率 ALTCHIP_ID Megafunction ALTCHIP_ID megafunction 提供以下功能 : 获取 FPGA 器件的芯片 ID 作为安全功能的一部分使您能够识别设计中的器件以保护设计而防止未授权的器件 ALTCHIP_ID 宏功能用户指南 JTAG 安全模式 当使能篡改保护位时, Cyclone V 器件在上电后处于 JTAG 安全模式 该模式期间, 许多 JTAG 指令被禁用 CycloneV 器件仅允许强制性的 JTAG 指令被执行 这些 JTAG 指令是 SAMPLE/PRELOAD BYPASS EXTEST 和可选的指令, 例如 IDCODE 和 SHIFT_EDERROR_REG 要使能其它 JTAG 指令的存取功能, 例如 USERCODE HIGHZ CLAMP PULSE_ 和 CONFIG_IO, 那么必须发出 UNLOCK 指令来关闭 JTAG 安全模式 可以发出 LOCK 指令以使器件回到 JTAG 安全模式 您可以在用户模式期间仅发出 LOCK 和 UNLOCK JTAG 指令

33 Cyclone V 器件中的 JTAG 边界扫描测试提供了关于与 LOCK 和 UNLOCK 指令相关联的 JTAG 二进制指令代码的更多信息 安全密钥类型 7-33 安全密钥类型 Cyclone V 器件提供两种类型的密钥 易失和非易失 下表列出了易失密钥和非易失密钥之间的区别 表 7-9: 安全密钥类型 密钥类型 密钥编程性 密钥存储的电源 编程方法 易失的 可重编程 可擦除 所需外部电池, V CCBAT (5) 板上 非易失的 一次性编程 不需要一个外部电池 (6) 板上和 in-socket 编程 非易失和易失密钥编程提供免遭逆向工程和非法复制的保护 如果设置篡改保护位, 那么设计也会得到免篡改的保护 您可以通过 JTAG 管脚接口执行密钥编程 尝试进行密钥编程之前, 确保 管脚被释放为高电平 注意 : 要清除易失性密钥, 请发出 KEY_CLR_VREGJTAG 指令 要验证易失性密钥是否被清除, 请发出 KEY_VERIFY JTAG 指令 Cyclone V 器件中的 JTAG 边界扫描测试提供了关于 KEY_CLR_VREG 和 KEY_VERIFY JTAG 指令的更多信息 Cyclone V 器件系列管脚连接指南提供了关于 V CCBAT 管脚连接建议的更多信息 Cyclone V 器件数据手册提供了关于电池规范的更多信息 (5) (6) V CCBAT 是易失密钥存储的专用电源 不管片上电源情况如何,V CCBAT 都会连续地对易失寄存器提供电源 第三方供应商提供 in-socket 编程

34 7-34 安全模式 安全模式 表 7-10: 所支持的安全模式 安全模式 篡改保护位设置 器件接受未加密的文件 器件接受加密的文件 安全级别 无密钥 No 易失密钥 安全 带有篡改保护位设置的易失性密钥 设置 No 反篡改的安全保护 非易失密钥 安全 具有篡改保护位设置的非易失性密钥 设置 No 反篡改的安全保护 板级测试仅支持易失密钥和非易失密钥安全模式中未加密的配置比特流的使用 注意 : 对于带有篡改保护位设置的易失密钥安全模式, 如果易失密钥被擦除, 那么 Cyclone V 器件不接受加密的配置文件 如果易失密钥被擦除并且您想要重新编程密钥, 那么您必须使用易失密钥安全模式 使能篡改保护位禁用 Cyclone V 器件中的测试模式并且通过 JTAG 接口禁用编程 该过程是不可逆的并且禁止 Altera 进行故障分析 设计安全实现步骤 图 7-24: 设计安全实现步骤 AES Key Programming File Step 3 FPGA Device Key Storage Step 1 AES Decryption 256-bit User-Defined Key Quartus II Software AES Encryptor Step 1 Encrypted Configuration File Step 2 Step 4 Memory or Configuration Device

35 文档修订历史 7-35 要进行安全配置, 请遵循以下步骤 : 1. Quartus II 生成设计安全密钥编程文件并且使用用户定义的 256 位安全密钥加密配置数据 2. 将加密的配置文件存储在外部存储器中 3. 通过 JTAG 接口, 将 AES 密钥编程文件编程到 Cyclone V 器件 4. 配置 Cyclone V 器件 系统上电时, 外部存储器件将加密的配置文件发送到 Cyclone V 器件 文档修订历史 日期 2013 年 6 月 2013 年 5 月 2013 年 5 月 2012 年 12 月 2012 年 6 月 2011 年 11 月 2011 年 10 月 版本 更新了配置错误处理部分 修订内容 删除了支持使用相同配置数据的主动串行多器件配置 将链接添加到 Knowledge Base 中的已知文档问题中 添加了 ALTCHIP_ID megafunction 部分 更新了 " 使用 JTAG 接口编程 EPCS 的连接设置 " 和 " 使用 JTAG 接口编程 EPCQ 的连接设置 " 图 将 AS PS FPP 和 JTAG 配置时序的链接添加到器件数据表 更新了表 7-1 中部分重配置的 CvP 支持 :Cyclone V 器件所支持的配置模式和功能 将所有的链接移到各自内容的相关信息部分, 以便易于参考 添加了 Cyclone V 器件的配置模式和功能 添加了 PR_REQUEST PR_READY PR_ERROR 和 PR_DONE 管脚到配置管脚选项表 重组内容并更新模板 重新组织了章节结构 更新了表 7-4 首次发布