Microsoft Word - VLSI Design Lab2_v1.doc

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堕璩
5 years ago
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1 VLSI Design Lab 2 Due to 4/6 pm 12:00 Setup 1. %cd T181p6m_ads %cp.cdsinit../ (run calibre 需使用之檔案 ) %icfb& ciw 視窗 : 顯示相關訊息 1.1 Tool=> Library manager 1.2 File=>New=>Library 1.3 輸入 library name 然後按 OK 3. File=>New=>Cell View

2 1.4 直接選 OK 1.5 此檔案在 T181p6m_ads 資料夾裡面, 可依下圖輸入即可

Create Schematic 2.4 選擇剛剛建好的 library, 然後選 File=>New=>Cell View 2.

與 basic) 已定義好的元件完成 schematic viewchoose: Add->Instance 就會看到對話 window, 再選取 Browse 中之

同理,Add->Pin,but must define input terminal and output terminal pin.

3 Create Schematic 2.4 選擇剛剛建好的 library, 然後選 File=>New=>Cell View 2.5 如下圖 Tool=>Composer Schematic, 然後輸入 Cell Name 3 Add component 利用軟體中預設的 library (analoglib 與 basic) 已定義好的元件完成 schematic viewchoose: Add->Instance 就會看到對話 window, 再選取 Browse 中之 analoglib 之元件, 即可. Note :Tsmc or Umc 通常會提供 pcell. 同理,Add->Pin,but must define input terminal and output terminal pin.(vdd and gnd 屬於 inoutput) 最後用 Add->Wire 做接線的動作即可 4 Using Parameterized Cell (Pcell) 選 tsmc18rf 的 Library 使用 pmos2v nmos2v 之 MOS 元件 ( 為了之後 LAYOUT 會用到 ) L 為 channel length W 為 channel width

4 5 Syntax check 完成電路圖後要做 CHECK, 與之後做 LVS(Layout V.S Schematic ) 會有關係, 當接線及電路元件都兜完後,Choose: Design->Check and Save 觀察 CIW 上的 message 直到 schematic 電路皆無錯誤後電路才算完成 Example 1: 不可以 3 條線連在同一點 Example 2:no error ---> 完成

5 Layout Editor 1. 選擇之前建好的 library, 然後選 File=>New=>Cell View 接下來 Cell View => Virtuoso

2. Setup Option => Display 1 3 2 Options

6 2. Setup Option => Display Options => Layout Editor Set gravity on 之 control type 設定游標靠近 object 時即被吸引到 object 的邊緣 : 建議不要勾選 Set gravity on 時所能影響之範圍在為幾個 unit 之內

1 Create =>Instance 提供設計者可以把設計好的 layout Cell 直接叫進來使用, 選 : Creative->Instance, 再選取 Browse 中設計好的 Cell 或 pcell 之元件即可 3.

7 3. Create 熱鍵 ( 有分大小寫 ) k -Ruler Shift+k - 取消尺規 r -Rectangle( 用來畫連線 ) o - 用來畫兩層間 contact 及 via( 常用 ) m -Move c -Copy s -Stretch Shift+z -Zoom out Ctrl+z -Zoom in f -Fit Edit shift+f & ctrl+f -switching instance view Key+F3 每個功能之詳細設定 3.1 Create =>Instance 提供設計者可以把設計好的 layout Cell 直接叫進來使用, 選 : Creative->Instance, 再選取 Browse 中設計好的 Cell 或 pcell 之元件即可 3.2 Creative->Label ( 對應到 schematic 的 pin; 在 Calibre 之 LVS 驗證裡 layout 是認 label) Note: 不可以打在 poly 上先選材質 : 打在 METAL1 就要選 METAL1 4. Layout XL Auto-drawing pcell layout but not include wire connection Tool=>Layout XL

8 Invoke a schematic window: First choose a MOS form the Schematic window then Create=>Pick from Schematic then drag to layout window.

Design Rule Checking(DRC) Verification Using Calibre 1.

指定跑 DRC 時資料要存放的路徑 3. 載入之前 run DRC 時的設定 (optional) 1.

2 DRC rule 的路徑請選擇 /home/raid1_2/userd/d93020/t181p6m_ads

10 Design Rule Checking(DRC) Verification Using Calibre 1. Using Calibre DRC Tool Calibre=>Run DRC 1. 指定 DRC rule 的路徑 2. 指定跑 DRC 時資料要存放的路徑 3. 載入之前 run DRC 時的設定 (optional) 1.1 先按 Cancel 關掉 Load Runset File 視窗, 因為第一次使用並無此檔案 1.2 DRC rule 的路徑請選擇 /home/raid1_2/userd/d93020/t181p6m_ads /DRC/Calibre_DRC-1_3A2_5C_modify /T18_Calibre_DRC_13A25C_modify 不要按 Load ( 藍色部分每個人不同 ) 2. Inputs 如果已經有轉好的 gds 檔則可以不選 Export form layout view (gds 檔為 layout 所轉出之檔案 )

11 3. Outputs 使用預設就好 3. Run DRC Run 完後會跑出下面視窗 Debug:DRC REV Erase error highlight error drc summary file:*.drc.summary error number error position error description

12 4. 每次 run DRC check 前要關掉 DRC REV 視窗 5. 要關掉 Calibre Interactiv 時, 可以把設定存起來 NOTE: 以下為可忽略之 DRC ERROR 皆為 DENSITY 之 ERROR 但是當要下線時則需要考慮

載入之前 run DRC 時的設定 (optional) LVS rule 的路徑請選擇 home/raid1_2/userd/d93020/t181p6m_ads/lvs/calibre_lvs-1_3a

13 Layout v.s. Schematic 1. Calibre Interactive Using Calibre LVS Tool Calibre=>Run LVS 1. 指定 LVSrule 的路徑 2. 指定跑 LVS 時資料要存放的路徑 3. 載入之前 run DRC 時的設定 (optional) LVS rule 的路徑請選擇 home/raid1_2/userd/d93020/t181p6m_ads/lvs/calibre_lvs-1_3a /T18_Calibre_LVS_13A.13a 不要按 Load ( 藍色部分每個人不同 ) 2. 如果已經有轉好的 gds 檔則可以不選 export from layout viewer; 如只修改 schematic 則可以不選 3. 如果已經有轉好的 netlist 檔則可以不選 export from schematic viewer; 如只修改 layout 則可以不選

14 4. RUN LVS 跑完 LVS 會出現下面視窗 :LVS REV Netlist from schematic error type Netlist from layout error description 下圖為 LVS report ( 文字模式顯示比對結果及錯誤訊息 ) Incorrectness Correctness

15 5. Debug 使用 LVS REV 視窗來修正 layout 與 schematic 不 match 的地方 Example : 用滑鼠點錯的地方則 layout 會 highlight error description: schematic 裡的 OUT & net8 分別連到不同的線, 而在 layout 裡卻有 1 條線連到 OUT

16 Layout Parameter Extraction 1. 先修改下述檔案第 2136 行 /home/raid1_2/userd/d93020/t181p6m_ads/lpe/calibre_lpe-1_3a/t18_calibre_l PE_13A.13a include /home/raid1_2/userd/d93020/t181p6m_ads/lpe/calibre_lpe-1_3a/rules 藍色粗體部份改成自己的路徑 ( 可以先使用 UltraEdit 軟體改好再上傳 ) 1.1 Calibre Interactive Using Calibre LPE Tool Calibre=>Run PEX 1. 指定 LPE rule 的路徑 2. 指定跑 LPE 時資料要存放的路徑 3. 載入之前 run DRC 時的設定 (optional) LPE rule 的路徑請選擇 /home/raid1_2/userd/d93020/t181p6m_ads/lpe/calibre_lpe-1_3a/t18_calibre_l PE_13A.13a 不要按 Load ( 藍色部分每個人不同 ) 2. Inputs 已經有轉好的 gds 檔則可以不選 export from layout viewer; 如只修改 schematic 則可以不選 3 Outputs FORMAT: 選 HSPICE FILE:OUTPUT FILE 可以改成 *.sp Use Name From: 會根據你選的來源把 Pin&net 的名稱 mapping 到 out file 的 netlist; 可以選 LAYOUT or SCHEMATIC Extraction Type: 選 Transistor Level;RC or R Output netlist: 為 sub-circuit 格式且會把 extract 出來的 RC 檔案 include 進來

17 4.Run PEX 5. 把轉出來的 netlist 拿來做 post-simulation, 如果 performance 有差很多就要再修改 layout or 你的設計

18 Inverter schematic & layout view (TSMC 0.18um)

It can make the layout fast, regular,and clear. ->Easy to debug 2.

19 Layout 常見問題 1. 為什麼不行選 layer 檢查是否接換到大寫模式也就是鍵盤 Cap Lock 燈是亮的 2. 為什麼 undo 只能 3 次 Options=>User Preference Building Basic Logic Cell 1. It can make the layout fast, regular,and clear. ->Easy to debug 2. It like cell base design. ->Only need connection Example (MCLA) Schematic view

20 Layout view:the red blocks are instances. Create symbol from Schematic 1. 前面已說明如何建立一個電路的 scmematic, 因為要使用 cell 的觀念來建立較大的電路, 因此以使用 symbol 的方法來建立 schematic 2. 打開之前建立的 schematic;design=>create Cellview=>from Cellview 選 OK 3. Pin Specification: 分配 pin 的位置

21 4. 完成後點 save, 之後便可以使用 instance 的方式來建立 schematic 5. 如果 schematic 有做修改, 如增加或修改 pin 的名稱, 則需要從重做上述步驟, 此外還要額外做 Cross View Check

22 使用以下的 3-input nand gate 電路來完成 fullcustom design flow, 不用作 hspice simulation.subckt nand3 a b c out wp=2u wn=1u ld=0.18u mp1 out a vdd vdd pch w=wp l=ld mp2 out b vdd vdd pch w=wp l=ld mp3 out c vdd vdd pch w=wp l=ld mn1 out a 1 gnd nch w=wn l=ld mn2 1 b 2 gnd nch w=wn l=ld mn3 2 c gnd gnd nch w=wn l=ld.ends nand3 Submission Requirement 需要交 layout view & schematic view;*.drc.summary, *.lvs.report, *.sp, *.pex, *.pxi 及一個簡單個 word 說明文件壓縮成一個 ZIP 檔案檔名請使用 VLSI_LAB2_BXXXXXXXX_ 姓名.zip 寄到 genius@access.ee.ntu.edu.tw 並使用郵件索取回條確認助教有收到信信件 title 請使用 VLSI_LAB2_BXXXXXXXX_ 姓名

gate level ADMS Power Noise Timing RC RCC Signal Integrity RC RCC Calibre xrc Eldo Hspice spectre DSPF SPEF Calibre xrc reduce thresholds tolerances C

gate level ADMS Power Noise Timing RC RCC Signal Integrity RC RCC Calibre xrc Eldo Hspice spectre DSPF SPEF Calibre xrc reduce thresholds tolerances C Calibre xrc 1 Calibre xrc intrinsic coupled substrate 1 1 intrinsic plate 4 5 intrinsic fringe 1 2 3 6 2 nearbody 3 crossover fringe 6 crossover plate 1 RC 2 Calibre xrc Calibre xrc transistor level gate