本章内容 I/O 系统的工作原理 I/O 系统的构成 数据传输方式 : 通信协议 编址方式 数据传送方式 传输同步方式 数据传输控制方式 : 程序查询 中断 DMA... I/O 设备的工作原理 键盘 显示器 打印机等 2
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- 锄冬 蓝
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1 计算机组成原理 第五章输入输出系统 1
2 本章内容 I/O 系统的工作原理 I/O 系统的构成 数据传输方式 : 通信协议 编址方式 数据传送方式 传输同步方式 数据传输控制方式 : 程序查询 中断 DMA... I/O 设备的工作原理 键盘 显示器 打印机等 2
3 I/O:getchar(),putchar()? #include <stdio.h> int main(void) { int ch; printf("input a character:"); /* read a character from the standard input stream */ ch = getchar(); putchar(ch); } return 0;
4 Input/Output:Interactive,Reactive
5 I/O 的本质 : 内存与外设间数据交换 现代计算机组成设备 Von Neumann 系统的组成 运算器 控制器 存储器 输入设备 输出设备 Peripheral device 输入设备 :keyboard mouse touchscreen scanner digital camera microphone 输出设备 :displayer printer Connectivity Network 以存储器为中心的体系 如何访问 I/O 设备? 组成 ( 软件 硬件 接口 ) 过程控制 5
6 I/O 系统组成 软件 : 软件的主要任务 : 将数据输入至主机 将运算结果输出给用户 实现 I/O 系统和主机协同工作 应用软件 操作系统 设备驱动程序 设置计数 内存首址启动外设 N Ready? 传输一个数据修改计数 内存首址 硬件 : 种类多样化 传送完? N END 6
7 基于 Linux 的计算机系统组成
8 I/O 接口的概念 接口 : 两个系统或两个部件之间的交接部分 硬件接口 : 连接电路 软件接口 : 逻辑边界 ( 数据结构 ) I/O 接口 指主机与外设之间设置的硬件电路及相应的软件控制 设置 I/O 接口的理由 : 模块化 标准化 1. 电平转换 2. 设备选择 3. 数据缓冲 4. 在 CPU 和外设之间传送命令 5. 监视设备状态 ( 错误处理 ) 8
9 设备状态线命令线据线设备数址线)总线连接方式的 I/O 接口电路 选择线(地I/O 总线 I/O 接口 I/O 接口设备线9
10 I/O 接口的功能与组成 1. 选址 ( 设备选择 ) 2. 传送命令 命令寄存器, 命令译码器 3. 传送数据 数据缓冲寄存器 4. 反映 I/O 设备工作状态 暂停 准备就绪 正在准备等状态 10
11 接口 (interface) 和端口 (port) 端口 = 寄存器组 ( 数据 控制 状态 ) 接口 =N 个端口 + 控制逻辑 11
12 接口的类型 按数据传送方式分, 有并行接口和串行接口 并行接口 : 一个字节或一个字的所有位同时传送, 如 Intel 8255 串行接口 : 一位一位传送, 如 Intel 8251 按功能选择的灵活性分, 有可编程接口和不可编程接口 可编程接口 : 可用程序来改变或选择接口的功能和操作方式 ( 如 Intel 8255 Intel 8251) 不可编程接口 : 不能用程序来改变其功能, 但可通过硬连线路逻辑来 实现不同的功能 ( 如并行接口芯片 Intel 8212) 按通用性分类, 有通用接口和专用接口 通用接口 : 可供多种外设使用, 如 Intel 专用接口 : 为某类外设或某种用途专门设计的, 如 Intel 8279 可编程键盘 / 显示器接口 ;Intel 8275 可编程 CRT 控制器接口等 按数据传送的控制方式分类, 有程序型接口和 DMA 式接口 程序型式接口 : 用于连接速度较慢的设备, 如键盘 打印机等, 如 Intel 8259 DMA 式接口 : 用于连接高速 I/O 设备, 如磁盘, 常用 Intel
13 I/O 设备与主机的联系方式 1. I/O 端口的编址方式 2. 设备寻址 : 每台设备都有一个设备号, I/O 指令的设备码字段直接指出设备号 3. 数据传送方式 ( 串行 / 并行 ) 4. 同步方式 ( 联络方式 ) 5. 连接方式 ( 拓扑结构 ) 13
14 I/O 编址方式 统一编址 存储器映射方式 在主存储器的地址空间中划出某一区域专门作为外设地址区使用 外设寄存器的地址包含在主存储器的地址空间内 划给外设的这部分区域不能配置存储器芯片 使用通用的 MOV 或访存指令也可以访问 I/O 接口 需占用小部分存储空间 Intel MCS-51 MIPS ARM 等采用 0 I/O XXXXH XXXXH 存储器 整个地址空间14
15 I/O 编址方式 独立编址 I/O 端口和存储器分开编址 (I/O Mapped I/O) 指令系统中分别设立面向存储器的指令和面向 I/O 操作的指令 (IN 指令和 OUT 指令 ) 优点 : 不占用主存空间 缺点 : 需专门的 I/O 指令, 其寻址方式较简单, 编程灵活性稍差 80x86 采用 I/O 端口独立编址 XXXXH 0 0 存储器 YYYYH I/O 15
16 独立编址 I/O 寻址
17 同步方式 主机较外设速度快, 必须同步 1. 立即响应方式 : 外设处于等待状态,CPU 的 I/O 指令一到, 立即响应 如指示灯的亮与灭 2. 异步方式 : Handshaking protocol 应答式 (acknowledge) Ready: 就绪 Strobe: 选通 速度慢 CPU 3. 同步式 : 主机与外设采用同步时标 并行, 速度快 I/O 接口 Ready I/O 设备 Strobe 17
18 外设与主机的连接方式 拓扑结构 (topology) 主机 主机外设外设 总线型 (BUS)-IDE 硬盘 外设外设外设 星型, 又叫辐射式 -USB 主机外设外设外设 级联型 (Cascade)-SCSI 18
19 数据传输控制方式 1. 程序查询方式 2. 程序中断方式 CPU 控制传递过程 3. 直接内存访问方式 (Direct Memory Access) 19
20 5.4 程序查询方式 20
21 程序查询方式 检查状态标记 Ready? Y 传输数据 N 设置计数 内存首址启动外设 N Ready? 传输一个数据修改计数 内存首址 由 CPU 控制数据传输的过程 处理器等待, 效率低 传送完? N END 21
22 多个设备的查询 流程示意 22
23 程序查询方式的接口电路 DBR: 数据缓冲器, 用于存放欲传送的数据 D 为完成触发器,B 为工作触发器 23
24 例 : 发声程序设计 0B01:0100 in al,61 0B01:0102 xor al,2 0B01:0104 out 61,al 0B01:0106 mov cx,400 0B01:0109 loop 109 0B01:010B jmp 100
25 5.5 程序中断方式 ( ) 25
26 中断概念 中断的概念 暂停当前程序的执行, 转而执行其他程序, 在它们执行完成后再 恢复被中断程序的执行 允许一个处理器 同时 执行多个任务 中断服务程序 (ISR) 中断的产生 为了提高计算机的整机效率 为了应付突发事件 为了实时控制的需要 当前程序 中断服务程序 为了实现中断, 计算机系统中必须有相应的中断系统或中断机构 26
27 中断 I/O 过程 ISR
28 Program Flow of Control without and with Interrupts
29 Short I/O Wait Long I/O Wait
30 中断 I/O 用途 CPU 与 I/O 设备并行工作 键盘输入响应, 打印机输出 硬件故障处理 : 故障 --> 中断 --> 自动恢复 掉电后自动保存当前状态 人机通信 随机干预机器工作, 如死循环处理 (Ctrl-Break) 多任务切换 时钟中断 实时处理 对随机事件的快速响应 多处理机通信 CPU 与 FPU 30
31 中断分类 内部中断, 外部中断 硬中断, 软中断 ( 指令 ) 可屏蔽中断 不可屏蔽中断 (NMI) 中断 异常 陷阱 精确中断, 不精确中断 31
32 中断系统需解决的问题 1. 如何确定中断源 2. 出现多个中断时, 中断响应的顺序 3. 中断响应的条件 时机 条件 : 处理器允许中断 该中断未被屏蔽 时机 : 指令周期结束检查是否有中断请求 4. 现场保护与恢复 5. 中断服务程序的入口地址 6. 中断处理过程中出现中断如何处理? 中断控制器 32
33 中断请求标记 ( 中断源识别 ) 中断请求触发器 (INTR): 用于保存各中断源的请求 每个中断源一位 可以在 CPU 内部, 也可以在外部 (8259) n 掉电 过热 内存读写校验错 阶上溢 非法除法 光电输入机 打印输出机 中断请求标记寄存器 33
34 中断判优逻辑 中断优先级 (priority) 各个中断源的优先顺序是根据该中断若得不到及时响应, 致使机器工作出错的严重程度而定的 8086/8088 除软件中断外, 内部 非屏蔽中断 可屏蔽中断 均设立有优先级 内部 : 溢出 断点 单步 除 0 内部中断 ( 除单步外 ) 的优先级高于非屏蔽中断, 非屏蔽中断高于可屏蔽中断, 单步中断优先级最低 中断判优可用硬件实现, 也可用软件实现 硬件排队 软件排队 34
35 中断判优逻辑 硬件排队 硬件排队分两种情况 第一种, 链式排队器 对应中断请求触发器分散在各个接口电路中的情况 第二种, 集中式 将排队器设在 CPU 内 ( 或中断控制器中 ) 35
36 中断判优逻辑 硬件排队 第一种叫链式排队器, 对应中断请求触发器分散在各个接口电路中的情况 36
37 中断判优逻辑 硬件排队 第二种是将排队器设在 CPU/INTC 内 INTP 1 INTP 2 INTP 3 INTP & & & INTR 1 INTR 2 INTR 3 INTR 4 37
38 中断判优逻辑 软件排队 软件排队通过编写查询程序实现 是否 A 请求? 否是否 B 请求? 否是否 C 请求? 否 是 是 是 转 A 的服务程序入口地址 转 B 的服务程序入口地址 转 C 的服务程序入口地址 38
39 中断服务程序入口地址 不同的中断 ( 类型 ) 有各自的服务程序 硬件向量法 ( 中断向量法 ) 中断向量 : 设备接口向 CPU 提供的自身标识 CPU 根据中断向量检索中断向 量表, 得到中断服务程序的入口地址 向量地址,ISR 入口地址? 0 FFH 300H 400H Jmp 300 Jmp 400 软件查询法 : 用软件寻找中断服务程序入口地址的方法 由程序员 ( 或系统 ) 事先确定中断源对应的入口地址, 不涉及硬件设备, 但查询时间比较长 中断向量表 程序代码区 39
40 中断响应的条件和时间 条件 : 处理器允许中断 该中断未被屏蔽 程序状态寄存器 PSW 中断屏蔽寄存器 IMR 时机 : 指令周期结束检查是否有中断请求 中断周期 : 两个机器周期 中断查询 读中断向量 保存断点 (npc), 关中断 查询断点 :(llxx?) 某些计算机中的有些执行时间很长, 若 CPU 的查询信号一律安排在指令周期结束时刻, 又可能因 CPU 发现中断请求过迟而出错 为此, 在指令执行过程中设置若干个查询段点,CPU 在每个 查询断点 时刻发出中断查询信号, 以便及时发现和响应中断请求 40
41 中断隐指令 中断隐指令 : 在机器指令系统中没有的指令, 它是 CPU 在中断周期内由硬件自动完成的一条指令 中断隐指令的主要功能 : 中断响应 保护程序断点 : 将当前程序计数器 PC 的内容 ( 程序段点 ) 保存到存储器中, 或者存在存储器的特定单元 ( 如 0 号地址 ), 或者入栈 寻找中断服务程序的入口地址 关中断 : 确保 CPU 响应中断后的所需作的一序列操作不至于有受到新的中断请求的干扰 41
42 保护现场和恢复现场 保护现场 : 程序断点 中断隐指令完成 CPU 内部寄存器内容 用户 ( 或系统 ) 用机器指令编程实现 恢复现场 : 在中断返回前, 必须将寄存器的内容恢复到中断处理前的状态 由中断服务程序完成 42
43 多重中断 在中断服务过程中出现高级别中断 中断嵌套 同级 低级不嵌套 多重中断断点保护 利用栈先进后出的特点 若将断点保存在特定存储单元内 ( 例如约定为 0 号单元 ), 为保证多重中断的断点不会被覆盖, 需在执行 开中断 指令之前先将 0 号地址单元的内容转存至别的地址单元 43
44 多重重中断断断44 实现多重中断的条件 提前设置 开中断 指令 开中断的位置不一样 优先级别高的中断源有权中断优单断先级别低的中断源 中
45 实现多重中断的条件 2. 优先级别高的中断源有权中断优先级别低的中断源 45
46 中断屏蔽技术 禁止响应某些中断 可屏蔽中断 vs. 不可屏蔽中断 可以屏蔽外部中断, 不能屏蔽软中断 中断允许触发器 PSW 中的一位, 可以禁止 CPU 响应所有可屏蔽中断 中断屏蔽寄存器 (IMR) 位于中断接口中, 每个中断源一位 ( 每位称作中断屏蔽触发器 ) 屏蔽字 : 中断屏蔽寄存器的内容 中断响应条件 : 处理器允许中断 该中断未被屏蔽 46
47 中断屏蔽技术 中断屏蔽触发器和屏蔽字 中断接口电路中完成触发器 D 中断请求触发器 INTR 和屏蔽触发器 MASK 三者之间的关系 47
48 中断屏蔽技术 中断屏蔽触发器和屏蔽字 具有屏蔽功能的排队器 INTP 1 INTP 2 INTP 3 INTP & & & INTR 1 INTR 2 INTR 3 INTR 4 MASK 1 MASK 2 MASK 3 MASK 4 48
49 中断屏蔽技术 中断屏蔽字可改变优先等级 例如 :5 级中断高于 6 级中断, 但若在中断服务程序中预先设置屏蔽字为 : 这样, 当 5 6 级中断同时发生时,5 级中断被屏蔽,6 级中断未被屏蔽, 因此, 可以优先响应 6 级中断 当处理完 6 级中断后, 再设屏蔽字为 , CPU 才能响应 5 级中断源的请求 49
50 程序中断方式接口电路的基本组成 ( 分布式 ) 50
51 如何构成系统? CPU
52 中断响应过程 响应过程 发 INTA, 识别中断源 ( 读中断类型码 ) 清中断 关中断 保存断点 :PC, 标志寄存器 得到中断向量, 转 ISR 保存现场 : 通用寄存器 保存的位置 : 主存, 堆栈 开中断 执行中断服务 关中断 恢复现场 IRET 开中断 中断返回 软硬件协同完成 中断隐指令 IRET 中断隐指令 允许多重中断 中断隐指令 ( 中断周期 ) ISR 52
53 8259 中断服务寄存器 (ISR): 用于保存所有正在服务的中断源
54 例 :8086 Pinout
55 NMI 8088 CPU 8087 中断请求 RAM 奇偶错 I/O 通道检查错 NMI 源 INTR 0 1 优 2 先 3 级 A7 I/O 通道 8253/8254 定时器键盘未用异步通信卡 ( 辅 ) 异步通信卡 ( 主 ) 硬盘软盘并行打印机 55
56 8254 可编程间隔定时器 (PIT) 3 个计时通道 每个通道都有一个递减计数器, 最大值是 10000h 通道 0: 负责更新系统时钟 每个时钟滴答 ( 计数器减到 0) 产生一次时钟中断 时钟中断频率为 /65536=18.2HZ 送往 8259 IRQ0,, 产生周期性的时钟 tick 信号 通道 1: 用于控制 DMAC 对 RAM 的刷新 通道 2: 产生方波信号, 连接到 PC 机的扬声器
57 8086 中断服务程序 ISR 框架结构 INTHANDLE PROC FAR INTHAND: PUSH AX PUSH BX PUSH CX POP CX POP BX POP AX IRET 57
58 Keyboard-to-processor connection
59 键盘工作原理 由一组排列成阵列的按键开关组成 按下一个键, 产生一个位置码 位置码转换成字符码, 送入主机 读键过程 按键 识别 ( 查出按下的是哪一个键 ) 将此键翻译成 ASCII 码 编码键盘与非编码键盘 编码键盘法 : 采用硬件电路确认哪个键按下的方法 非编码键盘法 : 采用软件确认哪个键按下的方法 它利用简单的硬件和一套专用的键盘编码程序来判断按键的位置, 然后由 CPU 将位置码经查表程序转换成相应的编码信息 硬件 : 编码键盘, 直接得到字符码 (ASCII) 软件 : 非编码键盘, 读位置码 -> 查表 -> 字符码 消抖方法 ( 按键时产生的机械抖动容易造成误判 ): 硬件电路, 软件 59
60 Keyboard
61 编码键盘原理图 启动 6 位计数器 时钟发生器 暂停 3-8 译码器 8 8 键盘单稳 清 0 中断触发器 8 译ROM /CS 地址译码输出 3 -/RD 码器延时 中断请求 CPU 要点 : ROM 中存储各个按键的字符码 (ASCII) 计数器循环计数扫描键盘得到当前按键的位置码 按键按下时停止计数, 并产生中断请求,CPU 读字符码 61
62 多核高级可编程中断控制器 APIC 由 Local APIC 和 I/O APIC 构成, 负责传送 IPI 消息 通过中断命令寄存器 (ICR) 来接收和发送 IPI 消息 外部中断 : 必须将外部中断处理分发给一组核处理 核间中断 : 用于核间通信, 须将某核的中断请求分发给能够提供服务的核
63 例 :APIC
64 SMP IRQ Affinity
65 中断小结 基本概念 基本概念 中断 中断类型 中断优先级 中断屏蔽 中断嵌套 中断服务 中断向量... 中断的响应条件 时机 中断处理过程 中断向量 保存现场 中断服务 恢复现场 中断返回 如果中断频繁, 则效率低 I/O 接口 1 高速 批量数据传输不适用 某些任务必须使用 ( 如调度 ) ISR 必须短小 同步? 异步? 与指令周期的关系 响应的及时性 软中断, 内部中断, 异常 : 同步 硬中断, 外部中断 : 异步 ( 与指令周期的关系, 低优先级不能中断高优先级 ) 80x86 INTR Device IRQ1 INTA 8259 IRQn memory I/O 接口 n Device 65
66 5.6 DMA 方式 66
67 DMA 方式 进一步提高效率, 避免在 I/O 时占用 CPU 需要解决访存时总线冲突问题 CPU 在总线周期结束时 让出总线 时钟周期 总线周期 指令周期 批量数据传输 时钟周期 总线周期 指令周期 processor memory I/O Interface (DMA Controller) I/O device 67
68 DMA 概念 用途 : 高速外设直接与主存进行数据传输 CPU 不用暂停现行程序而为 I/O 服务 关键问题 :DMA 接口与 CPU 之间共享主存, 存在总线争用 访存冲突问题 CPU 暂停方式 周期窃取方式 交替访问方式 processor memory I/O Interface (DMA Controller) I/O device 68
69 CPU 暂停方式 CPU 暂停方式过程 DMA 向 CPU 申请总线 CPU 暂停 DMA 传输 DMA 释放总线 CPU 继续 并未真正实现并发 回顾 : 总线主设备 (Master) 从设备 (Slaver) 总线仲裁 69
70 周期窃取 / 周期挪用 (cycle stealing) 当 I/O 设备发出 DMA 请求时,I/O 设备便挪用或窃取总线占用权一个或几个主存周期 有三种情况 CPU 不访存 ( 复杂指令 mul):dma 使用 CPU 正在访存 :DMA 等待 CPU 完成 ( 总线周期结束 ), 然后获 得总线使用权 CPU 与 DMA 同时发生 :DMA 优先, 窃取一到二个存取周期 ( 否则数据丢失 ) 应该指出,I/O 设备每挪用一个主存周期都要申请总线控制权 建立总线控制权和归还总线控制权 因此, 尽管传送一个字对主存而言之占用一个主存周期, 但是对 DMA 接口而言, 实质上要占 2~5 个主存周期 70
71 CPU 暂停方式和周期挪用示意 71
72 交替访问 周期扩展 将 CPU 工作周期延长 ( 或者 CPU 的工作周期本身比主存周期长得多 ), 分成两段 下图为交替访问方式示意图 这种方式不需要总线使用权的建立和归还过程, 总线使用权是通过 C 1 和 C 2 分别控制的 实际上总线便成了 C 1 和 C 2 控制下的多路转换器 72
73 DMA 接口的功能 1 向 CPU 申请 DMA 传送 ; 2 在 CPU 允许 DMA 工作时, 处理总线控制权的转交, 避免因进入 DMA 工作而影响 CPU 正常活动或引起总线竞争 ; 3 在 DMA 期间管理系统总线, 控制数据传送 ; 4 确定数据传送的起始地址和数据长度, 修正数据传送过程中的数据地址和数据长度 ; 5 在数据块传送结束时, 给出 DMA 操作完成的信号 73
74 简单的 DMA 接口的基本组成 DMA 接口也称作 DMA 控制器 (DMAC) 主存地址寄存器 (Address Register) 每传输一个数据 ( 字节 字 ), 地址加 1 字计数器 (word counter) 数据缓存寄存器 (Buffer Reg) 完成数据格式转换等 数据传输不一定经过 DMAC DMA 控制逻辑 DREQ-DACK HRQ-HLDA 优先级控制 设备地址寄存器 (DAR) 外设中数据块地址或当前设备的设备号 中断逻辑 不一定在 DMAC 中 请求 CPU 进行 DMA 后处理 DMA 出错处理 74
75 DMA 工作过程 预处理 初始化 ( 数据传输方向 AR WC DAR) 启动设备开始传输 数据传输 外设准备好数据 外设通过 DMAC 申请总线使用权 DREQ HRQ HLDA DACK DMAC 接管总线, 控制完成数据传输 释放总线 /HLDA 后处理 请求中断服务, 对读入的数据进行处理 75
76 DMA 控制器 (DMAC) 功能 申请总线 控制总线 processor HRQ DMA Controller 控制传输过程 ( 地址 计数 R/W 命令 ) 释放总线 I/O 内存与外设 内存与内存 外设与外设 数据大小 单字节 块传输 请求传输 memory HLDA DREQ DACK I/O 接口 I/O device 76
77 DMA 系统连接方式 系统中存在多个 DMA 通道和多个 I/O 设备, 如何连接? 优先级问题 DMA CPU: 多个 DMAC 公共请求方式 : 链式 / 级联 独立请求方式 : 星型连接 DMA 设备 : 一个 DMAC 多个设备 选择型 : DMAC 软 选择响应设备 多路型 : 硬 选择响应设备 链式多路型 独立请求多路型 分布式? 集中式? 分布式 : 公共请求, 链式多路型 集中式 : 独立请求, 选择型 主机 外设外设外设 主机外设外设外设 77
78 DMA CPU 公共请求方式 78
79 DMA CPU 独立请求方式 79
80 DMA 接口的类型 ( 与设备接口 ) 一个 DMAC 多个设备 选择型 : DMAC 软 选择响应设备 多路型 : 硬 选择响应设备 链式多路型 独立请求多路型 分布式? 集中式? 分布式 : 公共请求, 链式多路型 集中式 : 独立请求, 选择型 80
81 DMA 接口的类型 选择型 DMA 接口的逻辑框图 81
82 DMA 接口的类型 多路型 DMA 接口的逻辑框图 82
83 DMA 接口的类型 多路型 DMA 接口的工作原理 83
84 例 用 DMA 方式将串行通信口接收到的 200 字节数据存入以 BUFFER 为首地址内存区域 初始化 DMAC 初始化 : 向 DMAC 写入内存首地址, 传输计数 (200), 传输方向 ( 外设 内存 ), 控制命令 ( 允许 DMA 传输 ) 等 串行通信接口初始化 : 设置串行通信的参数, 允许串行输入等 数据传输 串口每输入一个数据, 自动进行 DMA 传输 最后一个数据传输结束后,DMAC 发出传输结束信号 EOP 后处理 CPU 可以通过查询知道传输已经结束, 也可以利用 EOP 信号申请中断, 在中断服务程序里进行后处理
85 IDE 接口 PIO 模式 : 3.3MB/s~16.6MB/s(PIO mode 0~4) DMA 模式 Single-Word DMA Multi-Word DMA, 最大传输速率 16.6MB/s Ultra DMA Mode,133MB/ 秒 85
86 网络数据通信 : 网卡的 DMA Engine
87 Virtual memory organization Data Data Processor Cache MMU Virtual address Physical address Physical address Memory management unit (MMU) translates virtual addresses into physical addresses. If the desired data or instructions are in the main memory they are fetched as described previously. If the desired data or instructions are not in the main memory, they must be transferred from secondary storage to the main memory. MMU causes the operating system to bring the data from the secondary storage into the main memory. Main memory DMA transfer Disk storage
88 DMA 与 cache 一致性 方式一 : 禁止 DMA 目标地址范围内的 cache 功能 设置这些内存页 uncached 方式二 :Flush 与 Invalidate 指令操作
89 DMA 小结 用途 批量高速数据传输 DRAM 刷新控制 关键问题 : 总线争用 CPU 暂停方式 :x86 系统采用 周期窃取方式 : 本书称 广泛采用? 交替访问方式 工作过程 : 预处理 数据传输 后处理 DMAC 的功能 数据传输的 DMA 方式与 INT 方式的比较 89
90 中断控制方式与 DMA 方式有何异同? DMA 是程序中断传送技术的发展, 在硬件逻辑机构的支持下, 以更快的速度, 更简便的形式传送数据, 二者的区别为 : (1) 中断方式通过程序实现数据传送, 而 DMA 方式直接靠硬件来实现 (2)CPU 对中断的响应是在执行完一条指令之后, 而对 DMA 的响应则可以在指令执行过程中的任何两个存储周期之间 (3) 中断方式具有数据传送和处理异常事件的能力, 而 DMA 只能进行数据传送 (4) 中断方式必须切换程序, 要进行 CPU 现场的保护和恢复, DMA 仅挪用了一个存储周期, 不改变 CPU 现场 (5)DMA 请求的优先权比中断请求高,CPU 优先响应 DMA 请求, 是为了避免 DMA 所连接的高速外设丢失数据 90
91 三种方式的 CPU 工作效率比较 91
92 two types of I/O synchronization
93 DMA and Interrupt Breakpoints
94 微机系统中的 I/O 控制器
95 Pentium 主板结构 (p427)
96 软硬件接口 : 设备驱动
97
98 设备驱动程序 操作特定设备的程序 : 字符设备 块设备 将所有设备映射成 文件
99 device driver 的功能 设备管理 Hardware Startup, initialization of the hardware upon power-on or reset. Hardware Shutdown, configuring hardware into its power-off state. Hardware Install, allowing other software to install new hardware onthe-fly. Hardware Uninstall, allowing other software to remove installed hardware on-the-fly. Hardware Disable, allowing other software to disable hardware onthe-fly. Hardware Enable, allowing other software to enable hardware on-thefly. 读写操作 Hardware Read, allowing other software to read data from hardware. Hardware Write, allowing other software to write data to hardware. 并发控制 Hardware Acquire, allowing other software to gain singular (locking) access to hardware. Hardware Release, allowing other software to free (unlock) hardware.
100 驱动程序和设备 struct file-operation { int (*lseek)(); int (*read)(); int (*write)(); int (*readdir)(); int (*select)(); int (*ioctl)(); int (*mmap)(); int (*open)(); int (*close)(); int (*release)(); int (*fsync)(); int (*fasync)(); int (*check-media-change)(); int (*revalidate)(); }
101 例 :LED 应用程序 int main(void) { int fd; char led_on = 0x01; // 待显示的数据 } fd = open("/dev/led/0", O_RDWR); // 打开 led 设备 if(fd==-1) { } printf("can not open device\n"); exit(1); write(fd, &led_on, 1); close(fd); return 0; //LED 开 // 关闭设备文件
102 I/O 应用程序编程模型 多 I/O 并发 : 磁盘 网络 外设 单线程 I/O 程序查询方式 : 顺序轮询式 阻塞式 I/O? 多线程 每个线程负责一个 I/O 任务 同步式 I/O( 阻塞式 ) 线程切换开销大 事件驱动 单线程 异步 I/O: 事件队列循环
103 输入输出系统的发展 如何控制输入输出的过程 如何解放 CPU? 四个阶段 ( 四种类型 ) 以 CPU 为中心的阶段 ( 早期阶段 ) 接口模块和 DMA 阶段 具有通道结构的阶段 具有 I/O 处理机的阶段 103
104 早期阶段 主存储器 CPU I/O I/O 设备较少,I/O 设备与主机交换信息都通过 CPU 这种交换方式延续了很长时间 当时的 I/O 设备具有如下几个特点 : 每个 I/O 设备都必须配有一套独立的逻辑电路与 CPU 相连, 线路复杂 输入输出过程穿插在 CPU 执行程序之中进行, 当 I/O 与主机交换信息时,CPU 不得不停止各种运算 每个 I/O 设备的逻辑控制电路与 CPU 的控制器紧密构成一个不可分割的整体, 增减或更换 I/O 设备十分困难 104
105 接口模块和 DMA 阶段 接口模块 : 控制 缓冲 I/O 设备与 CPU 可按并行方式工作 在主机与 I/O 交换信息时,CPU 要中断现行程序 DMA I/O 和主存之间增加一条数据通路 CPU I/O 总线 主存总线 内存 DMA 总线 I/O 接口 I/O 接口 I/O 接口 高速外设 设备 1 设备 n 105
106 具有通道结构的阶段 对大型系统, 设备多, 数据传输频繁,DMA 造成的总线冲突仍然影响 CPU 的效率 解决办法 : 采用 I/O 通道 方式进行数据交换 执行专用指令, 完成数据交换 专用处理器 IOP, 受主 CPU 控制 ( 启停等 ) processor I/O channel Device memory I/O channel Device 106
107 具有通道结构的阶段 通道与 DMA 的区别 对 CPU 而言, 通道比 DMA 具有更强的独立处理 I/O 的能力 DMA 方式是通过 DMA 控制器控制总线, 在外设和主存之间直接实现 I/O 传送 ; 而通道通过执行通道程序进行 I/O 操作的管理 DMA 控制器通常只控制一台或多台同类的高速设备, 而通道可控制多台同类或不同类的设备 通道的位置 主存 CPU 通道设备控制器外设 107
108 通道的工作过程 CPU 对通道的控制通过如下两个方式进行 CPU 执行 I/O 指令 当需要进行 I/O 操作时,CPU 按约定的格式准备好命令和数据, 编制好通道程序, 然后通过执行 I/O 指令 ( 如 : START I/O,TEST I/O,HALT I/O 等 ) 来启动通道 I/O 指令应给出通道开始工作所需的全部参数, 如 : 通道执行何种操作, 在哪个通道和设备上进行操作等 CPU 启动道后, 通道和外部设备将独立进行工作 处理来自通道的中断请求 当通道和外设发生异常或结束处理时, 通道采用 中断 方式向处理器报告 108
109 通道架构 PPU:peripheral processing units 主存 CPU 通道设备控制器外设
110 具有通道的 I/O 硬件 110
111 具有 I/O 处理机的阶段 I/O 处理机 (IOP) 又叫外围处理机 (Peripheral Processor Unit 或 PPU) 独立于主机工作 不仅可完成 I/O 通道要完成的 I/O 控制, 还可完成码制转换 格式处理 数据块检错纠错等操作 111
112 几种方式比较 ( 见 Stallings 6.7) 主要差异是 I/O 设备与 CPU 的连接方式和控制方式 CPU 直接控制外设 : 简单的微控制器仍然采用 加入 I/O 控制器,CPU 脱离具体外设操作 加入中断机制,CPU 不再等待 I/O 加入 DMA 机制,CPU 与 I/O 并行 将 I/O 模块转换成专用的 I/O 处理器 I/O 处理器有自己的指令集, CPU 通过让 I/O 处理器执行专用的程序而完成一系列的 I/O 操作 将 I/O 模块转换成专用的 I/O 处理机, 独立管理多个外设
113 113
114 114
115 5.2 外部设备 1. 输入设备 : 键盘 鼠标 触摸屏 光笔 画笔与图形板 图像输入设备 2. 输出设备 : 显示器 打印机 3. 其他外部设备 : 终端 A/D 和 D/A 转换器 汉字处理设备 4. 多媒体技术 5. 新型人机交互界面 115
116 iphone
117 小结 内容 外设原理 I/O 系统组成 I/O 接口的基本特征 编址方式 同步方式 控制方式 要求 基本工作原理 流程 结构框图 解放 CPU: 降低 CPU 利用率! 作业 仿真 ( 可选 ) 117
118 系统互连 DMAC
119 Big Picture 仿真 : 层次化 主机 processor I/O Interface (adapter) memory I/O Interface (adapter) I/O device I/O device 地址总线 数据总线 HLDA INTA Hold Clk CPU Reset MEM I/O NMI 中断设备 RD/WT INTR I/O DMA 设备 119
120 120
第七章 中断
计算机组成原理 第五章输入输出系统 llxx@ustc.edu.cn wjluo@ustc.edu.cn 1 本章内容 I/O 设备的工作原理 键盘 显示器 打印机等 I/O 系统的工作原理 I/O 系统的构成 数据传输方式, 即 通信协议 编址方式 数据传送方式 传输同步方式 数据传输控制方式 : 程序查询 中断 DMA... 2 I/O 的本质 : 内存与外设间数据交换 现代计算机组成设备 Von
1 CPU
2000 Tel 82316285 82317634 Mail liuxd@buaa.edu.cn 1 CPU 2 CPU 7 72 A B 85 15 3 1/2 M301 2~17 : 3/4 1/2 323 IBM PC 1. 2. 3. 1. 2. 3. 1.1 Hardware Software 1.2 M3 M2 M1 1.2 M3 M1 M2 M2 M1 M1 M1 1.2 M3 M1
第七章 中断
计算机组成原理 总结 图说 COD llxx@ustc.edu.cn 计算科学 (Computing) 计算机组成 :how computers work 硬盘 电源导线和电缆 软驱 内存 扩展槽 扩展卡 主板 微处理器 (CPU) 各种外设接口, 包括 : 键盘 鼠标 显示器 USB 声卡 网卡 并行口等 CPU 风扇支架 PCI 扩展槽 IDE 内存 CPU 硬条插盘接插槽槽口 华硕 P4S533-MX
<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63>
第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1
P4VM800_BIOS_CN.p65
1 Main H/W Monitor Boot Security Exit System Overview System Time System Date [ 17:00:09] [Fri 02/25/2005] BIOS Version : P4VM800 BIOS P1.00 Processor Type : Intel (R) Pentium (R) 4 CPU 2.40 GHz Processor
P4i45GL_GV-R50-CN.p65
1 Main Advanced Security Power Boot Exit System Date System Time Floppy Drives IDE Devices BIOS Version Processor Type Processor Speed Cache Size Microcode Update Total Memory DDR1 DDR2 Dec 18 2003 Thu
微机系统与接口--第5章-2.ppt
第五章 数字量输入输出接口 主 要 内 容 * 接口基本概念 * 接口电路 ( 芯片 ) 端口地址 * 数据传送方式 * 总线及其接口 * 中断电路及其处理 * 定时 / 计数器电路与应用 * 并行接口电路与应用 * 串行接口电路与应用 * DMA 电路与应用 1 总线基本概念 CPU 总线 地址总线 AB CPU 存储器 数字 I/O 接口 输入出设备 模拟 I/O 接口 输入出设备 数据总线 DB
P4V88+_BIOS_CN.p65
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第六章 微型计算机的输入输出
第九章中断与中断管理 第九章中断与中断管理 9.1 中断原理 9.2 中断系统组成及其功能 9.3 中断源识别及中断优先权 9.4 8086 中断系统 9.5 可编程中断控制器 8259 9.6 IBM-PC 机硬件中断 第九章中断与中断管理 9.1 中断原理 9.2 中断系统组成及其功能 9.3 中断源识别及中断优先权 9.4 8086 中断系统 9.5 可编程中断控制器 8259 9.6 IBM-PC
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1 Main H/W Monitor Boot Security Exit System Overview System Time System Date [ 14:00:09] [Wed 10/20/2004] BIOS Version : 775i65PE BIOS P1.00 Processor Type : Intel (R) CPU 3.20 GHz Processor Speed : 3200
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第4章 系统设置
POST 4.1 POST BIOS POST POST POST POST LOGO LOGO POST BIOS POST POST SCSI SCSI BIOS RAID POST RAID RAID RAID BIOS Operating System not Found BIOS T200 2002 BIOS 4.2 BIOS BIOS
DPJJX1.DOC
8051 111 2K 1 2 3 ' ' 1 CPU RAM ROM / A/D D/A PC CPU 40 68 10 20 8 51 PIII 8051 2 MCS51 8051 8031 89C51 8051 8031 89C51? MCS51 INTEL INTEL 8031 8051 8751 8032 8052 8752 8051 8051 8051 MCS51 8031 8031
员工签到录
Archivist 2002 Eletech Enterprise Co., Ltd. All Rights Reserved. 1-1 ELETECH VOICE SYSTEMS INC 2 / 2 VLR, 1-1-1 VP894AS-M11 1. VP894AS-M11 1 2. Y 4 3. RJII 4 4. 2-PIN 1 5. VLR 1 2 3 4 ELETECH VOICE SYSTEMS
Microsoft Word - 正文.doc
1 2 1 2 3 4 5 6 7 8 9 10 3 1 150 2 150 1 1 1.1 1.1.1 1.2 1.2.1 1.2.2 1.2.3 1.3 1.3.1 1.3.2 1.4 1.4.1 CPU 1.4.2 I/O 1.4.3 I/O 1.5 1.5.1 CISC RISC 1.5.2 1.5.3 1.6 1.6.1 1.6.2 N 1.6.3 2 2.1 2.1.1 2.1.2 2.1.3
PowerPoint Presentation
7.2 并行接口 二. 可编程并行接口芯片 8255A 的功能及其应用 与 CPU 一侧相连的引脚 D0 PA0 ~ ~ ~ ~ ~ D7 PA7 RESET PC7 WR RD PC4 PC3 PC0 A0 PB0 A1 PB7 CS PA 口 PC 口上半部 PC 口下半部 PB 口 A 组 B 组 与 I/O 设备相连的引脚 7.2 并行接口二. 可编程并行接口芯片 8255A 的功能及其应用
目 录
1 Quick51...1 1.1 SmartSOPC Quick51...1 1.2 Quick51...1 1.3 Quick51...2 2 Keil C51 Quick51...4 2.1 Keil C51...4 2.2 Keil C51...4 2.3 1 Keil C51...4 2.4 Flash Magic...9 2.5 ISP...9 2.6...10 2.7 Keil C51...12
Ác Åé å Serial ATA ( Sil3132) S A T A (1) SATA (2) BIOS SATA (3)* RAID BIOS RAID (4) SATA (5) SATA (a) S A T A ( S A T A R A I D ) (b) (c) Windows XP
Serial ATA ( Sil3132)...2 (1) SATA... 2 (2) B I O S S A T A... 3 (3) RAID BIOS RAID... 6 (4) S A T A... 10 (5) S A T A... 12 Ác Åé å Serial ATA ( Sil3132) S A T A (1) SATA (2) BIOS SATA (3)* RAID BIOS
D/A DAC ( 1us) (10~20 ) DAC0832 1
D/A DAC0832 8 ( 1us) (10~20 ) DAC0832 1 1. 20 DI7~DI0 ILE 8 8 DAC 8 D/A LE LE & RFB VREF IOUT2 IOUT1 RFB CS WR1 XFER WR2 & & AGND VCC DGND 2 DI7~DI0 ILE & 8 LE 8 DAC LE 8 D/A RFB V REF IOUT2 IOUT1 R FB
Ps22Pdf
( ) ( 150 ) 25 15 20 40 ( 25, 1, 25 ), 1. A. B. C. D. 2. A. B. C. D. 3., J = 1 H = 1 ( A B, J', J, H ) A. A = B = 1, J' =0 B. A = B = J' =1 C. A = J' =1, B =0 D. B = J' = 1, A = 0 4. AB + AB A. AB B. AB
Guide to Install SATA Hard Disks
SATA RAID 1. SATA. 2 1.1 SATA. 2 1.2 SATA 2 2. RAID (RAID 0 / RAID 1 / JBOD).. 4 2.1 RAID. 4 2.2 RAID 5 2.3 RAID 0 6 2.4 RAID 1.. 10 2.5 JBOD.. 16 3. Windows 2000 / Windows XP 20 1. SATA 1.1 SATA Serial
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因 为 路 过 你 的 路, 因 为 苦 过 你 的 苦, 所 以 快 乐 着 你 的 快 乐, 追 逐 着 你 的 追 逐 内 容 简 介 本 书 根 据 2005 年 下 半 年 实 施 的 全 国 计 算 机 技 术 与 软 件 专 业 技 术 资 格 ( 水 平 ) 考 试 嵌 入 式 系 统 设 计 师 级 考 试 大 纲 精 神, 在 深 入 研 究 历 年 计 算 机 技 术 与 软
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第一章第二章 Q2 1: 高序 : 最低位字节存储在字的最低位 ; 低序 : 最低位字节存储在字的最高位 ; Q2 2: 冯. 诺依曼结构 : 数据和指令都存储在同一存储器中 ; 哈佛结构 : 数据和程序存储在各自独立的存储器中 Q2 3: a) ARM 有 16 个通用寄存器,r0 r15, 其中 r15 还被用作程序计数器 b) CPSR 是程序状态寄存器, 包含了条件码标识 中断禁止位 当前处理器模式和其他状态
图 内部结构图 8251 的外部引脚如图 所示, 共 28 个引脚, 每个引脚信号的输入输出方式如图中的箭 头方向所示
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Serial ATA ( nvidia nforce4 SLI)...2 (1) SATA... 2 (2) B I O S S A T A... 3 (3) RAID BIOS RAID... 6 (4) S A T A... 9 (5) S A T A... 11 (6) Microsoft Windows 2000... 14 Ác Åé å Serial ATA ( nvidia nforce4
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V1.0 Ultra320 SCSI SCSI 2004 7 PentiumIntel MS-DOS Windows Novell Netware Novell Sco Unix Santa Cruz Operation LSI U320 SCSI SCSI SCSI Integrated Mirroring/Integrated Striping BIOS Firmware LSI U320 SCSI
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audiogram3 Owners Manual
USB AUDIO INTERFACE ZH 2 AUDIOGRAM 3 ( ) * Yamaha USB Yamaha USB ( ) ( ) USB Yamaha (5)-10 1/2 AUDIOGRAM 3 3 MIC / INST (XLR ) (IEC60268 ): 1 2 (+) 3 (-) 2 1 3 Yamaha USB Yamaha Yamaha Steinberg Media
Microsoft PowerPoint - Ch CPU总线及其形成.ppt [兼容模式]
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2018 版 微机原理与接口技术 第五章 总线及其形成 dminghao@xidian.edu.cn 董明皓 1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异 1 2 3 4 5 总线定义及分类几种常用芯片 8086 的引脚功能及时序系统总线的形成 8088 与 8086 的差异 综述 本门课学习的内容 内存 外设 1 外存 1
Chapter #
第三章 TCP/IP 协议栈 本章目标 通过本章的学习, 您应该掌握以下内容 : 掌握 TCP/IP 分层模型 掌握 IP 协议原理 理解 OSI 和 TCP/IP 模型的区别和联系 TCP/IP 介绍 主机 主机 Internet TCP/IP 早期的协议族 全球范围 TCP/IP 协议栈 7 6 5 4 3 应用层表示层会话层传输层网络层 应用层 主机到主机层 Internet 层 2 1 数据链路层
(Guangzhou) AIT Co, Ltd V 110V [ ]! 2
![(Guangzhou) AIT Co, Ltd V 110V [ ]! 2](/thumbs/50/25954686.jpg "(Guangzhou) AIT Co, Ltd V 110V [ ]! 2")
(Guangzhou) AIT Co, Ltd 020-84106666 020-84106688 http://wwwlenxcn Xi III Zebra XI III 1 (Guangzhou) AIT Co, Ltd 020-84106666 020-84106688 http://wwwlenxcn 230V 110V [ ]! 2 (Guangzhou) AIT Co, Ltd 020-84106666
AL-MX200 Series
PostScript Level3 Compatible NPD4760-00 TC Seiko Epson Corporation Seiko Epson Corporation ( ) Seiko Epson Corporation Seiko Epson Corporation Epson Seiko Epson Corporation Apple Bonjour ColorSync Macintosh
NORCO-740 CPU M/00M NORCO-740 NORCO-740E NORCO-740G NORCO-740GE Intel 845GL Intel 845G
3. 4.2 4 2. 2.. 8 2..2 VGA 8 2..3 (J2,J3,J5) 9 2..4 9 2..5 USB 20 2..6 MS KB 20 2..7 (J) 20 2..8 2 2..9 2 2..0 22 2.. (IDE,2) 22 2..2 22 2..3 AC 97 23 2.2 2.2. FSB :JFS 24 2.2.2 Watchdog Timer :JWD 24
幻灯片 1
3 8086 Tel:2656809 tjx@csu.edu.cn 2005-9-14 1 2005-9-14 2 8086 8 8086 8086 7 2005-9-14 3 PC 2005-9-14 4 2005-9-14 5 81616 2005-9-14 6 [ ] MOV AX, 3064H AX=3064H 16AX OP 64H 30H 2005-9-14 7 16 AX BX CX
P3B-F Pentium III/II/Celeron TM
P3B-F Pentium III/II/Celeron TM 1999 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 13 R PS2 KBMS USB COM1 COM2 JTPWR ATXPWR PWR_FAN CPU_FAN Row 0 1 2 3 4 5 6 7 DSW JP20
,768 32,767 32K JMP Jnnn (386+) LOOP CALL [Label:] JMP short/near/far address L10: jmp jmp L20: L10 L20
![,768 32,767 32K JMP Jnnn (386+) LOOP CALL [Label:] JMP short/near/far address L10: jmp jmp L20: L10 L20](/thumbs/76/73093223.jpg ",768 32,767 32K JMP Jnnn (386+) LOOP CALL [Label:] JMP short/near/far address L10: jmp jmp L20: L10 L20")
(Jump) (Loop) (Conditional jump) CMP CALL AND SAR/SHR TEST JMP NOT SAL/SHL Jnnn* OR RCR/ROR LOOP XOR RCL/ROL RETn * nnn, JNE JL -128 127-32,768 32,767 32K JMP Jnnn (386+) LOOP CALL [Label:] JMP short/near/far
Microsoft Word - 100118002.htm
100 年 度 11800 電 腦 軟 體 應 用 乙 級 技 術 士 技 能 檢 定 學 科 測 試 試 題 本 試 卷 有 選 擇 題 80 題, 每 題 1.25 分, 皆 為 單 選 選 擇 題, 測 試 時 間 為 100 分 鐘, 請 在 答 案 卡 上 作 答, 答 錯 不 倒 扣 ; 未 作 答 者, 不 予 計 分 准 考 證 號 碼 : 姓 名 : 選 擇 題 : 1. (3)
RAID RAID 0 RAID 1 RAID 5 RAID * ( -1)* ( /2)* No Yes Yes Yes A. B. BIOS SATA C. RAID BIOS RAID ( ) D. SATA RAID/AHCI ( ) SATA M.2 SSD ( )
RAID RAID 0 RAID 1 RAID 5 RAID 10 2 2 3 4 * (-1)* (/2)* No Yes Yes Yes A. B. BIOS SATA C. RAID BIOS RAID ( ) D. SATA RAID/AHCI ( ) SATA M.2 SSD ( ) ( ) ( ) Windows USB 1 SATA A. SATASATAIntel SATA (SATA3
Bus Hound 5
Bus Hound 5.0 ( 1.0) 21IC 2007 7 BusHound perisoft PC hound Bus Hound 6.0 5.0 5.0 Bus Hound, IDE SCSI USB 1394 DVD Windows9X,WindowsMe,NT4.0,2000,2003,XP XP IRP Html ZIP SCSI sense USB Bus Hound 1 Bus
IT (1) IDE... 2 (2) BIOS IDE RAID... 3 (3) RAID BIOS RAID... 5 (4) R A I D (5) ID E RA ID... 15
IT8212...2 (1) IDE... 2 (2) BIOS IDE RAID... 3 (3) RAID BIOS RAID... 5 (4) R A I D... 13 (5) ID E RA ID... 15 Ác Åé å IT8212 (1) IDE (2) BIOS IDE RAID (3) RAID BIOS RAID (4) RAID (5) RAID (a) ( )IDE (
<4D6963726F736F667420576F7264202D20C7B6C8EBCABDCFB5CDB3C9E8BCC6CAA6BFBCCAD4B4F3B8D92E646F63>
嵌 入 式 系 统 设 计 师 考 试 大 纲 一 考 试 说 明 1 考 试 要 求 : (1) 掌 握 科 学 基 础 知 识 ; (2) 掌 握 嵌 入 式 系 统 的 硬 件 软 件 知 识 ; (3) 掌 握 嵌 入 式 系 统 分 析 的 方 法 ; (4) 掌 握 嵌 入 式 系 统 设 计 与 开 发 的 方 法 及 步 骤 ; (5) 掌 握 嵌 入 式 系 统 实 施 的 方 法
Chapter 2
2 (Setup) ETAP PowerStation ETAP ETAP PowerStation PowerStation PowerPlot ODBC SQL Server Oracle SQL Server Oracle Windows SQL Server Oracle PowerStation PowerStation PowerStation PowerStation ETAP PowerStation
Microsoft Word - Delta Controller ASCII_RTU_SC
Delta Controller ASCII/RTU ( 适用台达变频器 伺服驱动器 PLC 温度控制器 ) 人机默认值通讯速率 :9600, 7, None, 2 (ASCII); 9600, 8, None, 2 (RTU) 控制器站号 :1 控制区 / 状态区 :None/None 控制器接线的说明 Delta Servo a. RS-232(DOP-A/AE/AS, DOP-B 系列适用 )
目录 1 IPv6 快速转发 IPv6 快速转发配置命令 display ipv6 fast-forwarding aging-time display ipv6 fast-forwarding cache ipv6 fas
目录 1 IPv6 快速转发 1-1 1.1 IPv6 快速转发配置命令 1-1 1.1.1 display ipv6 fast-forwarding aging-time 1-1 1.1.2 display ipv6 fast-forwarding cache 1-1 1.1.3 ipv6 fast-forwarding aging-time 1-3 1.1.4 ipv6 fast-forwarding
计算机组成与系统结构
第7章 输入输出 I/O 系统 键盘 鼠标 打印机都是常见的计算机外围设备 这些设备就是通常意义上所说的输入输出设备 从功 能上可以将输入输出设备分为两类 一类是完成输入输出操作的设备 另一类是作为外部存储器的设备 外部存储器的访问需要通过输入输出接口进行 因此也可以看作是一种输入输出设备 各种外围设备通过输入输出接口与计算机主机相连 完成主机分配的任务并进行信息交换 这就是输 入输出系统的功能 输入输出接口需要连接各种不同类型
本章主要内容 : A 的组成与工作原理 A 的时序 A 的编程和应用举例 2
11 DMA 控制器 8237A 1 本章主要内容 : 11.1 8237A 的组成与工作原理 11.2 8237A 的时序 11.3 8237A 的编程和应用举例 2 作业 p355 1 3 5 6 3 11.1 8237A 的组成和工作原理 1 DMA 传送方式的实现方法 由专用接口芯片 DMA 控制器 ( 称 DMAC) 控制传送过程 ; 当外设需传送数据时, 通过 DMAC 向 CPU 发出总线请求
K7VT2_QIG_v3
............ 1 2 3 4 5 [R] : Enter Raid setup utility 6 Press[A]keytocreateRAID RAID Type: JBOD RAID 0 RAID 1: 2 7 RAID 0 Auto Create Manual Create: 2 RAID 0 Block Size: 16K 32K
Windows RTEMS 1 Danilliu MMI TCP/IP QEMU i386 QEMU ARM POWERPC i386 IPC PC104 uc/os-ii uc/os MMI TCP/IP i386 PORT Linux ecos Linux ecos ecos eco
Windows RTEMS 1 Danilliu MMI TCP/IP 80486 QEMU i386 QEMU ARM POWERPC i386 IPC PC104 uc/os-ii uc/os MMI TCP/IP i386 PORT Linux ecos Linux ecos ecos ecos Email www.rtems.com RTEMS ecos RTEMS RTEMS Windows
1.1 ML_ONOFF = 1 Q 3 Q 8 C 0.3V M 2 L 1 ML_ONOFF = 0 Q 3 Q 8 C 1. + R31 VCC R21 10K ML_ONOFF R15 0:off 1:on 1K Green Light VCC=5V L1 Q VDD=12V C
AUTOMATIC TROLLEY H K Hwang K K Chen J-S Lin S-C Wang M-L Li C-C Lin W-B Lin Dept. Of Electrical Engineering Far East College ABSTRACT This paper proposes an automatic trolley which can move automatically
RAID RAID 0 RAID 1 RAID 5 RAID * (-1)* (/ 2)* No Yes Yes Yes SATA A. B. BIOS SATA C. RAID BIOS RAID ( ) D. RAID/AHCI ( ) S ATA S S D ( ) (
SATA... 2 RAID/AHCI... 16 Intel Optane... 19 Intel Virtual RAID on CPU (Intel VROC)... 21 RAID RAID 0 RAID 1 RAID 5 RAID 10 2 2 3 4 * (-1)* (/ 2)* No Yes Yes Yes SATA A. B. BIOS SATA C. RAID BIOS RAID
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!! Noise Suppression by EMIFILr Application Guide Application Manual Cat.No.C35C !! 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 YYYYYYYYYYYYYYYYYYYYYY........................ YYYYYYYYYYYYYYYYYYYY........................
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1 4.1.1.1 (Load) 14 1.1 1 4.1.1.2 (Save) 14 1.1.1 1 4.1.2 (Buffer) 16 1.1.2 1 4.1.3 (Device) 16 1.1.3 1 4.1.3.1 (Select Device) 16 2 4.1.3.2 (Device Info) 16 2.1 2 4.1.3.3 (Adapter) 17 2.1.1 CD-ROM 2 4.1.4
行业
PCL-1800 PCL-1800 1.1...2 1.1.1 1K FIFO...2 1.1.2...2 1.1.3 16...3 1.1.4...3 1.1.5...3 1.1.6...3 1.2...3 1.3...4 1.4...5 2.1...5 2.2...6 2.2.1...6 2.2.2...6 2.2.3 D/A...7 2.2.4...7 2.2.5 TRIG0 GATE0...8
ch08.PDF
8-1 CCNA 8.1 CLI 8.1.1 8-2 8-3 8.1.21600 2500 1600 2500 / IOS 8-4 8.2 8.2.1 A 5 IP CLI 1600 2500 8-5 8.1.2-15 Windows 9598NT 2000 HyperTerminal Hilgraeve Microsoft Cisco HyperTerminal Private Edition (PE)
ARM JTAG实时仿真器安装使用指南
ARM JTAG Version 1.31 2003. 11. 12 ARM JTAG ARM JTAG.3 ARM 2.1.4 2.2.4 ARM JTAG 3.1 18 3.2 18 3.2.1 Multi-ICE Server.18 3.2.2 ADS..21 ARM JTAG 4.1 Multi-ICE Server 33 4.1.1 Multi-ICE Server..... 33 4.1.2
投影片 1
9 1 9-1 Windows XP Windows Server 2003 Mac OS Linux, 都 (OS, Operating System ) 2 3 , 來, 行 3 理 行 4 ,, (UI, User Interface), 滑, 令 列 (CLI, Command-Line Interface) (GUI, Graphical User Interface) 2 5 令 列,
專業式報告
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