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1 Appplication Note V1.00 产品应用笔记 文件信息 类别 关键词 摘要 PLL 频率 相位 内容 介绍如何使用 ProASIC3/E 的静态 PLL 广州致远电子有限公司

2 修订历史 版本日期原因 V /06/24 创建文档 产品应用手册 V1.00

3 目录 1. 适用范围 Static PLL 概述 概述 功能特点 Static PLL 的配置 简单应用实例 特别注意事项 PLL 的输入引脚 频率范围 总结 参考资料 免责声明 销售与服务网络...12 i

4 1. 适用范围 此应用笔记适用于 Actel Flash 结构的 ProASIC3/E 系列的 FPGA, 适用 Libero 7.3 和 Libero 8.0 IDE 开发环境 1/15

5 2. Static PLL 概述 2.1 概述 ProASIC3/E 器件中的 PLL 分静态和动态两种, 这两种主要的区别是动态的 PLL 中含有一个用户可使用的移位寄存器, 通过这个移位寄存器可以在程序运行的过程中对 PLL 的配置参数进行动态的修改 动态 PLL 详见 Dynamic PLL 应用笔记 文档 ProASIC3/E 器件中的静态 PLL 包含一个 PLL 核 延时模块 时钟分频模块 PLL 的内嵌复位信号 ( 不需要外部控制这个复位信号 ) 全局引脚 还有其他的逻辑, 其中 PLL 核是由鉴相器 L.P. 低通滤波器以及一个 4 相位可调的 VCO 组成 其功能包括时钟相位调整 延时处理 频率合成等 2.2 功能特点 (1) 可选的多种时钟输入源 :Hard-wired I/O( 固定的全局引脚 ) External I/O( 任意的引脚 ) Core Logic( 内部的信号 ), 输入频率范围 1.5MHz~350MHz; (2) 有 5 个输出引脚,GLA GLB YB GLC YC, 其中 GLA GLB GLC 可以输出至全局时钟网, 可使抖动和偏斜最小,YB YC 直接输出到内核信号, 输出频率范围 0.75MHz~350MHz; (3) 三个相位调整模块, 可实现 度的相位调整 ; (4) 一个固定的延时模块和 6 个可编程的延时模块, 延时调整范围 0~6.735ns, 步进 200ps, 延时模块可以调整输出时钟的偏斜 ; (5) PLL 有多种反馈信号输入, 可以是 VCO 不带延时的输出或者带延时的输出 外部自定义的信号, 具体见表 1 说明 ; (6) 具有 Powerdown 模式, 可以关断 PLL, 在关断模式,PLL 的消耗电流将只有 100uA, 输出全为 0 2/15

6 3. Static PLL 的配置 说明 图 1 为 Static PLL 在 SmartGen 软件中生成时的配置界面, 配置参数的含义介绍见表 1 图 1 表 1 Static PLL 配置界面 Static PLL 参数含义 标号 名称 含义 1 CLKA PLL 的输入, 根据标号为 3 的选择不同, 输入的信号有所不同 2 时钟输入频率 输入的时钟频率范围是 1.5MHz~350MHz 3 输入引脚类型 有三种输入类型 : Hardwired I/O: 只能是固定的全局引脚输入, 而且必须是有 PLL 的 CCC 的全局 A[0:2] 引脚, 例如 :ProASIC3 只有一个 PLL, 只有 I/O 的引脚命名为 GFA0 GFA1 GFA2 才能作为输入 ; External I/O: 外部的任意引脚输入 ; Internal Logic: 内核的信号输入 ; 4 PWRDWN PLL 关断控制信号, 关断模式 PLL 消耗电流将只有 100uA, 输出全为 0 5 EXTFB 外部的反馈信号, 可以使用外部的信号来与输入信号的相位进行检测 6 固定反馈延时模块 可以控制反馈信号的延时, 可选 0 或者 2.29ns 3/15

7 续表 1 7 反馈信号的选择 通过这个 MUX 可以选择 PLL 不同的反馈信号, 可以选择不带延时单元或带延时单元的 VCO 输入 外部的信号输入 8 反馈信号延时模块 可以设定 VCO 的反馈信号的延时, 从 0.535~6.735ns, 步进为 200ps 9 VCO 输出 这是 PLL 内部 VCO( 压控振荡器 ) 输出, 它的范围是 24~350MHz 10 GLA 的信号源选择这个 MUX 可以选择 GLA 的三个来源, 直接从 CLKA( 旁路 PLL) 不 MUX 带有延时的 VCO 输出 带延时单元的 VCO 输出 11 GLB 和 GLC 的信号分别选择 GLB 和 GLC 的输出源, 可以是不带有延时的 VCO 输出 带源选择 MUX 延时单元的 VCO 输出 12 输出信号频率 设定输出的频率, 频率的范围是 0.75MHz~350MHz, 注意一点, 由于分频因子只能是整数形式, 所以有些时候所设置的频率并非刚好整数分频, 软件会自动算出一个最接近的频率, 也就是在这个频率后面蓝色的那个频率 13 输出的相位 这里可以设置 四个相位, 这个框的后面蓝色部分显示的是实际的相位和延时 14 全局输出信号的延时模块 可以设定 GLA GLB GLC 的输出延时, 从 0~~6.735ns, 步进为 200ps 15 YB YC 输出信号的延时模块 可以设定 YB YC 的输出延时, 从 0.535~6.735ns, 步进为 200ps 16 LOCK 当 PLL 相位锁定后,LOCK 信号变得有效, 有效电平可以设置为高或低 17 总的输出延时 总的输出延时 = 输出信号延时 + 输入输出固定延时 - 反馈延时 - 固定反馈延时, 用图中的标号表示为 :17= 输入输出固定延时 CLKA 到输出的固定走线延时 19 PLL 的输出引脚 GLA GLB GLC 可以上到全局时钟网络, 可以驱动全局时钟引脚, 有最小的抖动和偏斜 ;YB YC 回到 FPGA 内部, 供内核信号使用 20 Generate 点击可生成 PLL 模块, 注意, 不能取名为 PLL, 另取其他名字 21 Reset 复位 PLL 的配置参数, 回到默认设置 4/15

8 4. 简单应用实例 (1) 打开 SmartGen 软件, 然后选择 Clock Conditioning/PLL, 双击图 2 中的 Static PLL 注意 : 在 Libero 7.3 中是独立调用的 SmartGen 软件, 而 Libero 8.0 将该软件嵌在 Libreo 界面里面, 可以直接调用里面的模块, 图 2 就是两者类似的界面 Libero 7.3 Libero 8.0 图 2 Static PLL 选择界面 (2) 配置 Static PLL 配置的界面如图 3 所示, 设置输入频率为 10MHz, 把所有的输出都用上, 输出的频率设置为 100MHz, 并设置不同的延时, 在仿真的时候观察这些延时的准确性, 这些延时分别为 :GLA :1.16ns,GLB:3.095ns,YB:6.880ns,GLC:4.895ns,YC:8.080ns, 相位都为 0,VCO 反馈延时为 0.535ns 图 3 配置 PLL 5/15

9 (3) 回到 Libero 软件, 查看 HDL 代码 图 4 Static PLL 的 HDL 代码 (4) 点击 WaveFormer 软件, 生成测试文件 WaveFormer 的具体如何使用参考 Libero 快速入门, 设置 CLKA 的时钟为 10MHz, POWERDOWM 一直为高, 不关闭 PLL, 其他的都是输出信号, 不用关心 (5) 点击 ModelSim 仿真 图 5 仿真测试文件生成 ModelSim 具体如何使用参考 Libero 快速入门, 仿真的波形如图 6 所示 : 图 6 仿真波形 6/15

10 结果分析 : 从图中可以看出, 当 LOCK 为高有效以后, 时钟才会有输出, 这里的延时 差别就是在配置的时候所设置的,CLKA 为输入时钟, 从图中读出,GLA 的延时为 1160ps, GLB 的延时为 =3095ps,GLC 的延时为 =4895ps,YB 的延时为 =6880ps,YC 的延时为 =8080ps, 从这些 延时的结果与图 3PLL 的设置进行对比, 所有的延时都符合我们的先前的设置 7/15

11 5. 特别注意事项 5.1 PLL 的输入引脚 Actel FPGA 的 PLL 输入引脚有三种类型 :Hardwired I/O External I/O Internal Logic, 如果使用 Hardwired I/O, 则 PLL 的输入只能使用固定的引脚 ProASIC3 只有一个 CCC 带有 PLL, 所以只能使用芯片西边的 CCC 上的全局输入引脚, 而且只能是全局 A[2:0] 的引脚, 也就是管脚命名为 GFA0,GFA1,GFA2 的三个引脚, 如果是 ProASIC3E 系列器件则有 6 个 PLL( 除 PQ208 封装 ), 每个 CCC 上的带 A 的全局引脚都可以作为输入, 总共有 18 个, 这些引脚的限制在管脚约束的时候可以看到, 如果选择了 Hardwired I/O, 那只能够有这几个引脚可以选择 External I/O Internal Logic 这两种都可以由任意的 I/O 输入 5.2 频率范围 PLL 的输入频率范围只能是 1.5MHz 到 350MHz, 输出的频率范围是 0.75MHz 到 350MHz, 由于 VCO 的输入 输出频率限制, 有效除法器范围和倍频之间的相互依从关系, 所以并不是所有情况您要求的 PLL 输出频率值都可以达到 此时,SmartGen 软件根据输入和输出频率来自动选择最合理的倍频和分频因子, 计算出最接近的一个频率, 这个频率在输出频率设置框的后面显示, 为蓝色字体, 如图 1 所示, 所以最后实际的频率应该是这个频率而不是我们所设置的频率 8/15

12 6. 总结 本文档主要是介绍静态 PLL 一些功能及简单使用情况, 目的是让用户能够尽快掌握 Actel FPGA 的内部资源, 由于编者水平有限, 文档中难免有错漏的地方, 敬请谅解 如果您在使用的过程中有不明白的或者发现有错漏的地方, 请与本公司联系, 我们将会竭尽全力为您解决问题 如果您有更好的方法或见解, 也欢迎您和我们联系, 共同探讨 9/15

13 7. 参考资料 Actel,PA3E_DS,pdf,2005.7; Actel,SmartGen Cores Reference Guide,2007.1; 10/15

14 8. 免责声明 广州致远电子有限公司随附提供的软件或文档资料旨在提供给您 ( 本公司的客户 ) 使用, 仅限于且只能在本公司制造或销售的产品上使用 该软件或文档资料为本公司和 / 或其供应商所有, 并受适用的版权法保护 版权所有 如有违反, 将面临相关适用法律的刑事制裁, 并承担违背此许可的条款和条件的民事责任 本公司保留在不通知读者的情况下, 修改文档或软件相关内容的权利, 对于使用中所出现的任何效果, 本公司不承担任何责任 该软件或文档资料 按现状 提供 不提供保证, 无论是明示的 暗示的还是法定的保证 这些保证包括 ( 但不限于 ) 对出于某一特定目的应用此文档的适销性和适用性默示的保证 在任何情况下, 公司不会对任何原因造成的特别的 偶然的或间接的损害负责 公 司 : 广州致远电子有限公司 测控事业部 地 址 : 广州市天河区车陂路黄洲工业区七栋二楼 ( 研发部 ) 邮 编 : 网 址 : 销售电话 :+86 (020) 技术支持 :+86 (020) 传 真 :+86 (020) /15

15 9. 销售与服务网络 广州致远电子有限公司 地址 : 广州市天河区车陂路黄洲工业区 3 栋 2 楼 邮编 : 电话 : (020) 传真 : (020) 网站 : 广州周立功单片机发展有限公司 地址 : 广州市天河北路 689 号光大银行大厦 15 楼 F1 邮编 : 电话 :(020) 传真 :(020) 网址 : 广州专卖店 地址 : 广州市天河区新赛格电子城 室 邮编 : 电话 :(020) 传真 :(020) guangzhou@zlgmcu.com 北京周立功 地址 : 北京市海淀区知春路 113 号银网中心 712 室 邮编 : 电话 :(010) 传真 :(010) beijing@zlgmcu.com 杭州周立功 地址 : 杭州市登云路 428 号浙江时代电子商城 205 号 邮编 : 电话 :(0571) 传真 :(0571) hangzhou@zlgmcu.com 深圳周立功 地址 : 深圳市深南中路 2070 号电子科技大厦 A 座 24 楼 2403 室 邮编 : 电话 :(0755) 传真 :(0755) shenzhen@zlgmcu.com 上海周立功 地址 : 上海市北京东路 668 号科技京城东座 7E 室 邮编 : 电话 :(021) 传真 :(021) shanghai@zlgmcu.com 南京周立功地址 : 南京市珠江路 280 号珠江大厦 2006 室邮编 : 电话 :(025) 传真 :(025) nanjing@zlgmcu.com 重庆周立功地址 : 重庆市九龙坡区石桥铺科园一路二号大西洋国际大厦 ( 赛格电子市场 ) 1611 室邮编 : 电话 :(023) chongqing@zlgmcu.com 成都周立功地址 : 成都市一环路南一段 57 号金城大厦 612 室邮编 : 电话 :(028) 传真 :(028) chengdu@zlgmcu.com 武汉周立功 地址 : 武汉市洪山区广埠屯珞瑜路 158 号 室 ( 华中电脑数码市场 ) 邮编 : 电话 :(027) 传真 :(027) wuhan@zlgmcu.com 西安办事处 地址 : 西安市长安北路 54 号太平洋大厦 1201 室 邮编 : 电话 :(029) 传真 :(029) XAagent@zlgmcu.com 12/15

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