BQ9407

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1 摘要 隨著攜帶式電子產品的蓬勃發展, 低功率消耗與高效率漸漸成為電源 IC 設計的主要考量, 由於多數利用電池來提供電源的的電子產品, 必須工作在低電流與低電壓下, 以減少功率消耗進而延長電池壽命 此外, 為了配合不斷進步的製程技術, 工作電壓也必須逐步降低, 為了節省功率的消耗, 通常需要穩壓器 ( 調整器 ) 來做轉壓的動作 而低壓降線性穩壓器在其中更是盛行, 由於其簡單易做 成本低, 且輸出輸入壓差可以很小, 可以達到低功率消耗的目的 1

2 目錄 摘要 P1 第一章緒論 1.1 製作動機 P6 1.2 製作目標 P7 第二章低壓降線性穩壓器之重要特性參數 2.1 低壓降線性穩壓器概論 P LDO 結構 P LDO 的典型應用 P 如何選擇最佳穩壓器 P 低壓降線性穩壓器的重要參數 P 輸出電壓差 (Dropout voltage) p 線性調節率 (Line regulation) p 負載調節率 (Load regulation) p 接地電流 (Ground current) p 電源效率 (Efficiency) P 輸出準確率 (Output accuracy) p 暫態響應 (Transient response) p26 2

3 第三章電路架構介紹 3.1 運算放大器 (Operational amplifier) p 差動放大器 (Differential amplifier) p 反相放大器 P 非反相放大器 P 參考電壓 (Voltage Reference) P34 第四章電路設計 4.1 設計構想 Design a Voltage regulator p Power down mode p 設計過程 P 程式 P 帶隙參考電壓程式 P 模擬結果 P 結果 P52 文獻參考 P53 作者簡介 P55 3

4 圖目錄 圖 2.1 低壓降線性穩壓器 P8 圖 2.2 調整管示例 P10 圖 2.3 低壓差線性穩壓器 (LDO) 典型應用 P14 圖 2.4 壓降範圍 P17 圖 2.5 線性調節率 P19 圖 2.6 負載調節率 P20 圖 2.7 接地電流 P22 圖 2.8 輸出電壓誤差 P24 圖 2.9 低壓降線性穩壓器及其輸出電容 P26 圖 2.10 輸出電壓對於負載電流變化之反應 P27 圖 3.1 標準運算放大器的電路符號 P30 圖 3.2 基本的差動放大器電路 P31 圖 3.3 正負溫度係數電壓源互相抵銷溫度係數 P34 圖 3.4 實際的 VBE 對溫度並非線性關係 P35 圖 3.5 以 KVt 與 K` 雙線形成的非線性曲線補償 VBE P36 圖 3.6 使用 OP 控制的帶隙參考電壓 (1) P36 圖 3.7 使用 OP 控制的帶隙參考電壓 (2) P37 4

5 圖 3.8 使用電流鏡組製作 IPTAT P37 圖 4.1 Design a Voltage regulator p38 圖 4.2 放大器 P39 5

6 1.1 製作動機 第一章 隨著可攜式電子產品的發展與盛行, 低功率與高效率成為可攜式電子產品的首要考量, 因此這些利用電池提供電源的電子電路必須工作在低電壓與低電流以降能量的消耗, 使得電池可以長時間的工作 此外, 在製程技術不斷地演進的同時, 由於可靠度的考量, 其工作電壓也必須隨著製程的進步而降低 為了節省功率的消耗, 穩壓器常被用來降低工作電壓 : 將較高的輸入電壓轉換成較低的電壓提供給其他電路使用 而低壓降線性穩壓器 (LDO LDO) 在可攜式產品盛行的今日更顯得重要, 它的優點在於低成本 容易構裝, 以及由於輸入電壓與輸入電壓的差值可以很小, 因此它可達到低功率的目的 6

7 2.2 製作目標 穩壓器用於提供一種不隨負載阻抗 輸入電壓 溫度和時間變化而變化穩定的電源電壓 低壓差穩壓器因其能夠在電源電壓 ( 輸入端 ) 與負載電壓 ( 輸出端 ) 之間保持微小壓差而著稱 例如, 如果鋰電池電壓從 4.2 V ( 全充電 ) 下降到 2.7 V( 幾乎全放電 ), 而 LDO 可在負載端保持 2.5 V 恆定電壓 便攜式應用的日益增加使得設計工程師考慮使用 LDO 保持所需的系統電壓, 而與電池充電狀態無關 便攜式系統不是受益於 LDO 的唯一應用, 任何需要穩定恆定電壓, 同時使上流電源電壓最小 ( 或者能處理上流電源大幅度波動 ) 的設備都可以考慮使用 LDO 7

8 第二章低壓降線性穩壓器之重要特性參數 2.1 低壓降線性穩壓器概論 線性穩壓器在近十幾年來一直廣泛地被應用在各式電子產上, 由於它 們能提供一個穩定且精準的輸出電壓 其中, 低壓降線性穩壓器是目前一 般攜帶性電子產品最喜愛使用的, 原因是它大大地降低了輸出電晶體的飽 和電壓, 使得輸入電壓可以非常接近輸出電壓, 以致於節省的不少功率消 耗, 使得電池壽命可以維持很久 圖 2.1 顯示了一個低壓降線性穩壓器的基 本結構 圖 2.1 低壓降線性穩壓器 如圖所示一個低壓降線性穩壓器它包含了一個參考電壓源 一個差動放大 器 一個輸出功率電晶體以及兩個回授電阻 其功能為 : 一個準確的參考 電壓連接至誤差放大器的正端, 另ㄧ端接到負回授網路上, 誤差放大器會 放大參考電壓和回授電壓的差, 進而去調節輸出電晶體的電壓 當回授電 8

9 壓大於參考電壓時, 誤差放大器就會控制輸出電晶體流出的電流減小, 以降低輸出電壓, 反之亦然 如此ㄧ來, 輸出電壓就可以一直控制在一個準確的位置, 當輸入電壓或負載有任何變化的時候, 輸出電壓都可以在短時間內拉回至一定的準位 輸出電壓可以用下面的式子表示 : 控制兩個回授電阻的比值即可得到所需要的輸出電壓 9

10 2.1.1 LDO 結構 在圖 2.2 中, 調整電晶體是 PMOS 晶體管 然而, 穩壓器可能使用各種類型的調整器, 因此可以根據所使用的調整器類型對 LDO 分類 不同結構和特性的 LDO 具有不同的優點和缺點 四種類型調整器示例如圖 2.2 所示, 包括 NPN 雙極型電晶體 PNP 雙極型電晶體 複合電晶體和 PMOS 電晶體 圖 2.2 調整器示例 對於給定的電源電壓, 雙極型調整器可提供最大的輸出電流 PNP 優於 NPN, 因為 PNP 的基極可以與地連接, 必要時使電晶體完全飽和 NPN 的基極只能與盡可能高的電源電壓連接, 從而使最小壓降限制到一個 VBE 結壓降 因此,NPN 管和復合調整管不能提供小於 1V 的壓差 然而它們在需要 10

11 寬帶寬和抗容性負載干擾時非常有用 ( 因為它們具有低輸出阻抗 ZOUT 特 性 ) PMOS 和 PNP 電晶體可以快速達到飽和, 從而能使調整器電壓損耗和功耗最小, 從而允許用作低壓差 低功耗穩壓器 PMOS 調整器可以提供盡可能最低的電壓降, 大約等於 RDS(ON) IL 它允許達到最低的靜態電流 PMOS 調整器的主要缺點是 MOS 電晶體通常用作外部器件 特別當控制大電流時 從而使 IC 構成一個控制器, 而不能構成一個自身完整的穩壓器 11

12 2.1.2 LDO 的典型應用 低壓差線性穩壓器的典型應用如圖所示 圖 (a) 所示電路是一種最常見的 AC/DC 電源, 交流電源電壓經變壓器後, 變換成所需要的電壓, 該電壓經整流後變為直流電壓 在該電路中, 低壓差線性穩壓器的作用是 : 在交流電源電壓或負載變化時穩定輸出電壓, 抑制紋波電壓, 消除電源產生的交流噪聲 各種蓄電池的工作電壓都在一定範圍內變化 為了保證蓄電池組輸出恆定電壓, 通常都應當在電池組輸出端接入低壓差線性穩壓器, 如圖 (b) 所示 低壓差線性穩壓器的功率較低, 因此可以延長蓄電池的使用壽命 同時, 由於低壓差線性穩壓器的輸出電壓與輸入電壓接近, 因此在蓄電池接近放電完畢時, 仍可保證輸出電壓穩定 眾所周知, 開關性穩壓電源的效率很高, 但輸出紋波電壓較高, 噪聲較大, 電壓調整率等性能也較差, 特別是對模擬電路供電時, 將產生較大的影響 在開關性穩壓器輸出端接入低壓差線性穩壓器, 如圖 (c) 所示, 就可以實現有源濾波, 而且也可大大提高輸出電壓的穩壓精度, 同時電源系統的效率也不會明顯降低 在某些應用中, 比如無線電通信設備通常只有一足電池供電, 但各部 12

13 分電路常常採用互相隔離的不同電壓, 因此必須由多個穩壓器供電 為了節省共電池的電量, 通常設備不工作時, 都希望低壓差線性穩壓器工作於睡眠狀態 為此, 要求線性穩壓器具有使能控制端 有單組蓄電池供電的多路輸出且具有通斷控制功能的供電系統如圖 (d) 所示 13

14 圖 2.3 低壓差線性穩壓器 (LDO) 典型應用 14

15 2.1.3 如何選擇最佳穩壓器 為特定的應用選擇合適的穩壓器, 需要考慮輸入電壓的類型和範圍 其它重要考慮因素是 : 需要的輸出電壓 最大負載電流 最小壓差 靜態 電流和功耗 通常, 穩壓器的附加功能可能很有用 為了選擇合適類型的 LDO, 需要考慮輸入電壓源 在電池供電應用中, 當電池放電時,LDO 必須維持所需的系統電壓 如果 DC 輸入電壓是由經過整流的 AC 電源提供, 那麼壓差並不重要, 因此標準穩壓器可能是更好的選擇, 因為其更價格較低並且可以提供較大的負載電流 但是如果需要較低功耗或較精密的輸出電壓, 則 LDO 是合適的選擇 當然, 穩壓器應該在最壞工作環境達到規定精度的條件下能夠為負載提 供足夠大的電流 15

16 2.2 低壓降線性穩壓器的重要參數 在這一節中, 針對低壓降線性穩壓器設計上所需考量到的一些參數加以說明, 這些參數包括了 : 輸出電壓差 (Dropout voltage) 線性調節率 (Line regulation) 負載調節率(Load regulation) 接地電流(Ground current) 電源效率(Efficiency) 暫態響應 (Transient response) 頻率響應 (Frequency response) 等等, 將一一詳細介紹 16

17 2.2.1 輸出電壓差 (Dropout voltage) 輸出電壓差在線性穩壓器中是一個非常重要的參數, 它指的差, 簡單來說就是輸出功率電晶體的汲極和源極的壓差, 直接關係到的就是電源功率的消耗, 越大的跨壓所損失的功率就越大, 所以說, 輸出電壓差是越小越好, ㄧ般常見的低壓降線性穩壓器約為 250mv~350mv 左右 圖 2.4 壓降範圍 圖 2.4 顯示了輸出電壓差, 對輸出 PMOS 電晶體而言, 其汲極是連接到輸出端, 因此當輸入端很小時電晶體是關閉狀態, 當源極加大後, 電晶體開啟, 輸出端電壓開始爬升, 一直到穩定的設定值之間的這段輸入電壓差, 即是輸出電壓差 其實對於輸出電晶體來說, 就是它的飽和電壓差 (V ), 當 MOS 電晶體大小確定, 且閘極電壓固定之後, 其飽和電壓差基本上就不會 17

18 改變, 所以提供閘極電壓的前一級放大器, 和輸出電晶體的大小在設計上都要能達到理想的輸出電壓差 對於電源功率消耗的部份, 將飽和變壓差乘上輸出端所流過的電流, 即是消耗功率, 對於一個攜帶式電源產品來說, ㄧ般都是由電池來提供電源, 這部份的電源消耗當然是越小越好, 以求電池壽命能夠長久, 也能夠節省更多電力 18

19 2.2.2 線性調節率 (Line regulation) 這項參數在線性穩壓器中也是非常重要的, 指的是當輸入電壓產生變 化時, 相對於輸出端電壓的改變 Regulation Line ΔV /ΔV 圖 2.5 顯示了輸出電壓的變化 ( 虛線部分 ): 圖 2.5 線性調節率我們預期當輸入變壓改變時, 輸出電壓能一直維持穩定, 但是實際上是有小幅改變, 通常以百分比 % 表示 由於輸入電壓改變時, 會造成回授電壓的改變, 再由誤差放大器加以調節輸出電晶體, 來控制輸出電壓, 因此若增加整個電路的開迴路增益, 對於線性調節率的提升有很大的幫助 19

20 2.2.3 負載調節率 (Load regulation) 相對於線性調節率, 線性穩壓器另ㄧ個主要考量就是負載調節率, 表 示當負載端有變化, 也就是輸出電流有改變時, 輸出電壓的變化率 Regulation Load=ΔV/ΔI 當負載有變化時, 輸出電壓會跟著改變, 再藉由回授網路讓誤差放大器對於電壓變化作反應, 控制輸出電晶體, 輸出電流也會隨之改變來因應整個電壓的變化 圖 2.6 負載調節率 20

21 由圖 2.4 和上面的式子可以看出, 負載的改變造成電壓的變化, 經誤差放 大器放大之後, 輸出電流也跟著做變化 明顯的, 最後的式子可以得知, 負載調節率被線性穩壓器的轉導 G, 也就是誤差放大器的增益 A 乘上輸出 電晶體的電流增益所限制, 所以要改善負載調節率, 可以增加 DC 的電流增 益, 可以得到不錯的效果 21

22 2.2.4 接地電流 (Ground current) 接地電流又稱為暫態電流 (Quiescent current), 就是輸入電流輸出電 流間的差, 關係到整體的電流效率 ㄧ般而言, 靜態電流包括了電路中的偏壓電流 ( 如 : 誤差放大器 參考電壓 源 ) 和驅動輸出電晶體的電流, 這些對於輸出效率並無幫助, 造成無謂的消 耗電源, 因此在設計上是越小越好 圖 2.7 接地電流ㄧ個以雙載子電晶體做為輸出端的線性穩壓器, 天生就存在有蠻大的靜態電流, 也就是基極電流, 且基極電流是正比於輸出電流, 因此它的靜態電流是會隨輸出電流增加而變更大 在低壓降線性穩壓器中, 是使用 MOS 電晶體來當作輸出電晶體,MOS 電晶體是用 V 來控制電流, 而其閘極並無電流通過, 因此其靜態電流可以保持固定, 且無視於負載端的變化, 這也是用 MOS 當輸出端優於雙載子電晶體的好處之一 22

23 2.2.5 電源效率 (Efficiency) 低壓降線性穩壓器的效率, 定義為輸出功率和輸入功率的比值 : 由上式可以看出, 主要限制是接地電流, 要想提升穩壓器的效率,I 必須降到越低越好 另外也可看出, 既有的輸出和輸入電壓差, 也是影響效率的因素之一, 當 I 很小可以忽略的時候, 明顯的效率是由輸出電壓和輸入電壓的比值決定 此外, 當穩壓器操作在無負載的時候, 也就是輸出 電流為 0 時, 上式就不適用來計算整體效率, 此時 I 就顯的格外重要,I 越小自然電池壽命也就得以維持更長久 23

24 2.2.6 輸出準確率 (Output accuracy) 輸出電壓的準確度和低壓降線性穩壓器的各個部份的電壓誤差關係密切, 像是 : 線性調節率 (ΔV ) 負載調節率(ΔV ) 參考電壓偏移 (ΔV ) 誤差放大器電壓偏移 (ΔV) 外部回授電阻的誤差 (ΔV ) 溫度係數 (ΔT) 等 圖 2.8 輸出電壓誤差 輸出電壓誤差主要是由環境溫度改變所造成的參考電壓偏移 差動放大器的特性改變 ( 增益誤差 偏移電流 ) 電阻值誤差, 這些誤差加上線性調節率和負載調節率通常會使得精確度改變 1%~3% 另外, 製程上的變異也同樣會造成上述各部份產生誤差 24

25 接下來仔細討論各部份造成的誤差, 就參考電壓源的部份, 和輸出電壓的關係式為 : R1 Vout + Vo, ref = 1 + R2 R Vo ref 1, = 1 + Vref R2 Vo, erf Vref =. Vout Vref ( Vref + Verf ) 25

26 2.2.7 暫態響應 (Transient response) 這一節要討論的是低壓降線性穩壓器的暫態響應 圖 2.9 低壓降線性穩壓器及其輸出電容主要是當負載電流在瞬間改變時, 輸出電壓變化的情況以及電壓回穩的時間 影響到暫態響應的包括 : 輸出電容 輸出電容的等效串聯電阻 最大負載電流等 如圖 2.10 所示, 接下來分成幾個部分來分析當負載改變時, 輸出電壓的變 化 首先先看負載電流以一個步階瞬時增加, 相對的輸出電壓反應, 當負 載端忽然從穩壓器抽取大量電流, 此時由於穩壓器頻寬的關係, 反應不及 26

27 造成無法及時提供負載端足夠的電流, 輸出電壓就如圖中 t 時間內的反應, 產生一段不小的壓降, 這段時間內由輸出電容暫時提供負載所需的大量電 流, 由 C 流向 V 圖 2.10 輸出電壓對於負載電流變化之反應這段壓降我們可以經由計算得到 : Iout Vdrop = t1 + Vesr Cout t 這段時間主要受限於低壓降線性穩壓器的頻寬和變化率 (slew rate), ㄧ 個頻寬大反應快的低壓降線性穩壓器自然可縮短這段時間, 此外夠大的輸 出電容, 足以用來提供瞬時負載電流, 才能保持住輸出電壓, 減少瞬間的 27

28 壓降 接下來, 當過了 t 這段時間後, 回授網路感測到電壓變化, 並加以做穩定的工作, 也就是 t 時間內的反應 其中的穩定值和原來零負載時的輸出電壓有一段差距 ΔV, 就是之前提到的負載調節率 t 長短即輸出電晶體對輸出電容充電所需時間, 和整個電路閉迴路的相位邊 限也有關係 相對於上面的情況, 現在考慮將加在輸出端的負載抽離, 輸出電壓的反應剛好和之前相反,t 時間內產生一段不小的電壓脈衝, 其值可以經由計算得到 : Iout Vpeak = t3 + Vesr Cout 同樣地, 脈衝過後電壓回穩, 不過此時輸出端電流為 0, 故必須透過回授電阻放電, 放電電流固定由圖中 t 斜率可知 總之, 想要有良好的暫態響應, 必須提升低壓降線性穩壓器的頻寬, 並增加其變化率 (slew rate), 或降低等效串聯電阻值, 諸如 : 瞬時壓降 穩定時間 順時脈衝等暫態現象, 都可以獲得改善 28

29 3.1 運算放大器 第三章電路架構電路架構介紹 運算放大器 (Operational Amplifier, 簡稱 OP OPA OPAMP) 是一種直流耦合, 差模 ( 差動模式 ) 輸入 通常為單端輸出 (Differential-in, single-ended output) 的高增益 (gain) 電壓放大器, 因為剛開始主要用於加法, 乘法等運算電路中 通常使用運算放大器時, 會將其輸出端與其反相輸入端 (inverting input node) 連接, 形成一負反饋 (negative feedback) 組態 原因是運算放大器的電壓增益非常大, 範圍從數百至數萬倍不等, 使用負回授方可保證電路的穩定運作 但是這並不代表運算放大器不能連接成正反饋 (positive feedback) 組態, 相反地, 在很多需要產生震盪訊號的系統中, 正回授組態的運算放大器是很常見的組成元件 運算放大器有許多的規格參數, 例如 : 低頻增益 單位增益頻率 (unity-gain frequency) 相位邊限(phase margin) 功耗 輸出擺幅 共模抑制比 (common-mode rejection ratio) 電源抑制比 (power-supply rejection ratio) 輸入線性範圍(input common mode range) 延遲率(slew rate) 輸入失調電壓還有雜訊等 29

30 圖 3.1 標準運算放大器的電路符號 運算放大器的電路符號及各端點 其中, V: 非反相輸入端 (non-inverting input) V : 反相輸入端 (inverting input) V! : 輸出端 (output) V : 正電源端 ( 亦可能以 V"" V 或 V 表示 ) V : 負電源端 ( 亦可能以 V V 或 V 表示 ) 30

31 3.2 差動放大器 差動放大器是一個具有兩個輸入端的放大器, 其最大的特點為針對兩輸入端訊號差額 ( 稱為差模訊號 ) 進行高增益放大, 但是針對同時出現在兩輸入端訊號 ( 共模訊號 ) 則予以排斥 因為共模訊號多半來自於電磁干擾的雜訊 環境溫度變化引起熱效應或直流電壓源的漣波電壓等, 所以差動放大器對於這些雜訊具有排斥過濾的能力 差動放大器是利用運算放大器的增益對正負兩端電壓微小變化做放大, 應用是配合一組電流鏡做電流偵測原理為 : 假設一個輸出電壓, 當接上負載時即開始有電流流通, 此時利用直流勾表或用串聯電流表的方式, 可以將電流讀出, 但是在有限的解析度裡, 微小的電流所帶來的誤差將會變得很大, 此時必須利用差動放大與電流鏡來達成 圖 3.2 基本的差動放大器電路 31

32 3.3 反相放大器 反相放大器是最基本的 op amp 電路 它利用負回授穩定閉迴路的電壓稱增益值 反相輸入端為虛接地, 因為它對電壓呈短路, 而對電流呈開路 閉迴路的電壓增益等於回授電阻除以輸入電阻 閉迴路的頻寬等於單增益頻率除以閉迴路的電壓增益 32

33 3.4 非反相放大器 非反相放大器是一種基本的 op amp 電路, 它利用負回授穩定閉迴路的電壓增益值 在非反相輸入端和反相輸入端之間為虛短路 閉迴路電壓增益等於 R2/R1+1 閉迴路頻寬等於單增益頻率除以閉迴路電壓增益 33

34 3.5 參考電壓 (Voltage Reference) 帶隙 (Bandgap) 參考電壓於 1971 年, 由 National Semiconductor 的 Robert Widlar 所發表, 實際應用於 LM113, 帶隙電壓成為重要的積體電路參考電壓的來源 使用帶隙參考電壓, 優點有低消耗功率及低輸出電壓 典型的帶隙參考電壓源輸出電壓約為 1.2V~1.25V 多數的穩壓 IC 多以帶隙參考電壓作為內部的參考電壓來源 實作上, 帶隙參考電壓通常如圖 3.3, 以 P/N 接面順向導通的負溫度係數, 結合 Vt 的正溫度係數, 完成零溫度係數的電壓輸出特性 圖 3.3 正負溫度係數電壓源互相抵銷溫度係數 34

35 如圖 3.4, 實際的 VBE 對溫度並非線性關係, 而是一個高次曲線, 而 Vt 對溫度則近似線性 (Vt=kT/q), 兩者間無法完全互補地消除 因此 Vt 與 K 的選擇, 僅能在室溫附近與 VBE 合成零溫度係數點 若使用非線性曲線補償 VBE, 則可以得到圖 3.5 的輸出曲線, 使得 Vout 在較寬的溫度區間中, 維持較小的變化 圖 3.5 以 KVt 與 K` 雙線形成的非線性曲線補償 VBE 帶隙參考電壓約 1.25V 的輸出特性極適合於 0.18um 以上的製程 如圖 3.8, 典型的 CMOS 帶隙參考電壓電路 由電流鏡組 M1~M8 迫使 I1=I2=IPTAT,M1 與 M2 源極對地電壓相同 其中 IPTAT=Vtln(b)/R, 再由 kr 將 IPTAT 轉換成電壓 KVt, 與 Q3 之 VBE 形成 VBE+KVt 當供應電壓較低時, 無法使用如此多層的電流 35

36 鏡組實作 IPTAT 時, 則改用運算放大器控制電晶體, 如圖 3.6 與圖 3.7, 使用 運算放大器控制電晶體製作 IPTAT, 可以將供應電壓的限制壓制在約 1.25V+ 一個晶體的 Vsat 附近 圖 3.6 使用 OP 控制的帶隙參考電壓 (1) 圖 3.7 使用 OP 控制的帶隙參考 電壓 (2) 36

37 圖 3.8 使用電流鏡組製作 IPTAT 37

38 第四章電路設計 4.1 設計構想 Design a Voltage regulator 當 V DD 或 R L 減少時, V out 傾向減少 回授電壓 V FB 也傾向減少, 結果, 運 算放大器輸出電壓 V B 傾向增加, 因此藉由增加 Power MOS 閘極電壓而補償 了 V out 的減少 當 V DD 或 R L 增加時, V out 傾向增加 回授電壓 V FB 也傾向增加, 結果, 運算放大器輸出電壓 V B 傾向減少, 因此藉由減少 Power MOS 閘極電 壓而補償了 V out 的增加 經由 Voltage regulator 的輸出電壓 V out 為 V R + out 2 1 V REF R1 圖 4.1 Design a Voltage regulator 38

39 4.2 Power down mode 當 V DD 減少時, 回授電壓 V FS 傾向減少 當 V REF 大於 V FS 時, 運算放大器 輸出電壓 V S 傾向減少, 因此藉由減少 PMOS 閘極電壓而提高 V B 的電壓值來關 閉 Power MOS 的功率輸出, 達到降低功率的效果 當 V REF 小於 V FS 時, 運算 放大器輸出電壓 V S 傾向增加, 此時 PMOS 為截止狀態, 並不影響 Voltage regulator 之正常操作, 可操作之最小 V DD 為 V R DD V REF R3 圖 4.2 放大器 39

40 4.3 設計過程 本設計採用 TSMC 0.35um MIXED MODE (2P4M,3.3V/5V) POLYCIDE 的 model file, 如上圖先有一簡單 two-stage OP AMP, 輸出電壓 V out 為 2V, 若 REF V =1V, 則 R1 = 8KΩ, R2 = 12KΩ, 而後設定 R L = 50Ω, 調整 Power MOS 大小 使 I L R 40mA =, 而後測試模擬之後, 發現 DD 持在 2V, 故設定 R = 10KΩ, R4 = 10KΩ V 大約在 2.5V 左右時, V out 無法維 3, 使電路在 V DD 在 2.5V 時, 可以切斷 Power MOS 的電流, 降低功率的大量消耗 40

41 4.4 程式.LIB "mm035.l" tt.global VDD gnd VDD VDD GND dc 3v M1 N_2 VINA N_8 gnd NCH L=1UM W=20UM M2 N_1 N_5 N_8 gnd NCH L=1UM W=20UM M3 N_2 N_2 VDD VDD PCH L=1UM W=30UM M4 N_1 N_2 VDD VDD PCH L=1UM W=30UM M5 N_8 N_BIAS gnd gnd NCH L=1UM W=3UM M5B N_BIAS N_BIAS gnd gnd NCH L=1UM W=3UM M6 N_3 N_1 VDD VDD PCH L=1UM W=150UM M7 n_3 N_BIAS gnd gnd NCH L=1UM W=15UM M8 N_out N_3 VDD VDD PCH L=0.35um W=200um M9 N_out N_3 VDD VDD PCH L=0.35um W=200um M10 N_out N_3 VDD VDD PCH L=0.35um W=200um M13 n_3 N_10 vdd GND pch L=0.35UM W=200UM M1A N_2A VINA N_8A gnd NCH L=1UM W=20UM M2A N_1A N_5a N_8A gnd NCH L=1UM W=20UM M3A N_2A N_2A VDD VDD PCH L=1UM W=30UM M4A N_1A N_2A VDD VDD PCH L=1UM W=30UM M5A N_8A N_BIAS gnd gnd NCH L=1UM W=3UM M6A N_10 N_1A VDD VDD PCH L=1UM W=150UM M7A N_10 N_BIAS gnd gnd NCH L=1UM W=15UM 41

42 R1 N_out N_5 8k R2 N_5 gnd 12k R3 VDD N_5A 10k R4 N_5A gnd 10k RL N_out gnd 50 VA VINA gnd 1v Ibias VDD N_bias 50ua.op.DC VDD 2V 3V 10m.PRINT DC V(N_OUT) I(R3) I(M7) I(M13).PROBE.end 42

43 4.5 帶隙參考電壓程式.lib 'model.l' SS_BIP.GLOBAL VDD GND VDD VDD GND dc 3.3v.temp -10 M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M VDD pch L=0.18u W=30U M VDD pch L=0.18u W=30U M7 2 1 VDD VDD pch L=0.18u W=30U M8 1 1 VDD VDD pch L=0.18u W=30U M VDD VDD pch L=0.18u W=30U M10 out 3 10 VDD pch L=0.18u W=30U q1 GND GND 7 PNP10 AREA = 10 q2 GND GND 9 PNP10 AREA = 100 q3 GND GND 11 PNP10 AREA =

44 r k R2 out k.DC vdd 2.4V 3.6v 0.02v.PRINT DC I(R1) i(r2) i(m7) i(m8) i(m9).probe.end 當使用 Slow model -10 時, V DD : 2.4V~3.6V VREF = 1.18V~1.25V 44

45 .lib 'model.l' SS_BIP.GLOBAL VDD GND VDD VDD GND dc 3.3v.temp -10 M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M VDD pch L=0.18u W=30U M VDD pch L=0.18u W=30U M7 2 1 VDD VDD pch L=0.18u W=30U M8 1 1 VDD VDD pch L=0.18u W=30U M VDD VDD pch L=0.18u W=30U M10 out 3 10 VDD pch L=0.18u W=30U q1 GND GND 7 PNP10 AREA = 10 q2 GND GND 9 PNP10 AREA = 100 q3 GND GND 11 PNP10 AREA = 100 r k 45

46 R2 out k.DC vdd 2.4V 3.6v 0.02v.PRINT DC I(R1) i(r2) i(m7) i(m8) i(m9).probe.end 當使用 Slow model 80 時, V DD V = 1.22V~1.25V REF : 2.4V~3.6V 46

47 .lib 'model.l' FF_BIP.GLOBAL VDD GND VDD VDD GND dc 3.3v.temp -10 M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M VDD pch L=0.18u W=30U M VDD pch L=0.18u W=30U M7 2 1 VDD VDD pch L=0.18u W=30U M8 1 1 VDD VDD pch L=0.18u W=30U M VDD VDD pch L=0.18u W=30U M10 out 3 10 VDD pch L=0.18u W=30U q1 GND GND 7 PNP10 AREA = 10 q2 GND GND 9 PNP10 AREA = 100 q3 GND GND 11 PNP10 AREA = 100 r k 47

48 R2 out k.DC vdd 2.4V 3.6v 0.02v.PRINT DC I(R1) i(r2) i(m7) i(m8) i(m9).probe.end 當使用 Fast model -10 時, V DD : 2.4V~3.6V VREF = 1.14V~1.21V 48

49 .lib 'model.l' FF_BIP.GLOBAL VDD GND VDD VDD GND dc 3.3v.temp 80 M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M GND nch L=0.18u W=10U M VDD pch L=0.18u W=30U M VDD pch L=0.18u W=30U M7 2 1 VDD VDD pch L=0.18u W=30U M8 1 1 VDD VDD pch L=0.18u W=30U M VDD VDD pch L=0.18u W=30U M10 out 3 10 VDD pch L=0.18u W=30U q1 GND GND 7 PNP10 AREA = 10 q2 GND GND 9 PNP10 AREA = 100 q3 GND GND 11 PNP10 AREA = 100 r k 49

50 R2 out k.DC vdd 2.4V 3.6v 0.02v.PRINT DC I(R1) i(r2) i(m7) i(m8) i(m9).probe.end 當使用 Fast model 80 時, V DD : 2.4V~3.6V VREF = 1.18V~1.2V 50

51 4.7 模擬結果 V DD 在 2V 至 3V 間時, R L = 50Ω, 電路在 V DD = 2. 51V 至 3V 時, 仍能維持 V out 為 2V, 當 V DD 小於 2.5V 時, V out 為 0V V DD 在 2V 至 3V 間時, R L = 50Ω, 電路在 V DD = 2. 51V 至 3V 時, R L 上仍有 40mA 的電流, 當 V DD 小於 2.5V 時, R L 上的電流為 0A 51

52 4.8 結果 I#$ %&'()*with no load 1.7mA P+with no load,v,,=3v 5mW I-()* 66mA V,,( %. 2.51V P+with I/=40mA,V,,=3V 125mW E with I/=40mA,V,,=3V 64% I/ with V,,<2.5V 0mA 52

53 文獻參考 : 1. 王國華, 王鴻麟, 羊彥等. 便攜電子設備電源管理技術. 西安電子科技大學出版社.2004,1 2.S. Franco, Design with Operational Amplifires and Analog Integrated Circuits. New York: McGraw-Hill Publishing Compeany, G. A. Rincon-Mora and P. E. Allen, Study and Design of Low Drop-Out Regulators, Submitted to IEEE Trans. Circuits Syst. 4. Technical Review of Low Dropout Voltage Regulator Operation and Performance, Application Report, Texas Instruments, Aug B. Wolbert, Design with Low Dropout Voltage Regulators, Application Note, Micrel Semiconductor, Dec Fundamental Theory of PMOS Low-Dropout Voltage Regulators, Application Report, Texas Instruments, Apr Bang S. Lee, Understanding the Terms and Definitions of LDO Voltage Regulators, Application Report, Texas Instruments, Oct Brian M. King, Advantages of Using PMOS-Type Low-Dropout Lin 53

54 ear Regulators in Battery Applications, Analog ApplicationJour nal, Aug Y. S. Shyu, Low Operating Current Analog Integrated Circuits, National Chiao Tung University, Taiwan, PhD Thesis, Jun C. Simpson, A User s Guide to Compensating Low-Dropout Regulators, Wescon Conference, Santa Clara, CA, pp , Nov 殷世安劉思竹蔣忠誠林助訓電子學實習 ( 上 ) 12.G.A. Rincon-Mora, "Voltage Reference", New York, USA: WILEY G.A. Rincon-Mora, "Bandgap Voltage Reference", _bg.pdf. 14.H. Banba, "A CMOS Bandgap Reference Circuit with Sub-1-V Operation", IEEE J. Solid-State Circuits, vol. 34, No. 5, May

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