逻辑阵列模块和自适应逻辑模块

1 SV51002 订阅 本章节介绍了 Stratix V 核心架构中逻辑阵列模块 (LAB) 的功能特性 LAB 是由称作自适应逻辑模块 () 的基本构造模块组成, 通过配置这些模块, 能够实现逻辑功能 算术功能以及寄存器功能 您可以将 Stratix V 器件中一半的 LAB 用作存储器 LAB (MLAB) Quartus II 软件和所支持的第三方综合工具, 与参数化功能 ( 例如 : 参数化模块库 (LPM)) 一起, 对常用功能 ( 例如 : 计数器 加法器 减法器和算术功能 ) 自动选择相应的模式 本章节涵盖以下两方面内容 : LAB 操作模式 相关链接 Stratix V Device Handbook: Known Issues 列出了对 Stratix V 器件手册章节规划的更新 LAB LAB 是由一组逻辑资源组成的可配置逻辑模块 每个 LAB 均包含专用逻辑, 驱动控制信号到它的 中 MLAB 是 LAB 的超集, 具有 LAB 的所有特性 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered www.altera.com 101 Innovation Drive, San Jose, CA 95134

1-2 MLAB 图 1-1: Stratix V 器件中的 LAB 结构和互联概况 此图显示了基于 LAB 互联的 Stratix V LAB 和 MLAB 结构 SV51002 C4 C14 可变速度和长度的行互联 R24 R3/R6 s 来自相邻模块的直链互联 来自相邻模块的直链互联 到相邻模块的直链互联 到相邻模块的直链互联 Local Interconnect LAB MLAB 快速本地互联由列互联和 LAB 从两侧驱动, 由行互联从上面驱动 可变速度和长度的行互联 MLAB 每个 MLAB 最大可支持 640 比特的简单双端口 SRAM 您可以将 MLAB 中的每一个 配置成 64 1 或者 32 2 模块, 产生一个 64 10 或者 32 20 简单双端口 SRAM 模块的配置

SV51002 本地和直链互联 1-3 图 1-2: Stratix V 器件的 LAB 和 MLAB 结构 MLAB 可用作普通 LAB 或者配置成双端口 SRAM -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 LAB Control Block LAB Control Block MLAB 可用作普通 LAB 或者配置成双端口 SRAM -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 MLAB LAB 本地和直链互联 每个 LAB 能够通过快速本地和直链互联驱动 30 个 10 个 位于任意给定的 LAB 中,10 个 位于每个相邻的 LAB 中 本地互联通过使用相同 LAB 中的行列互联以及 输出来驱动相同 LAB 中的 相邻的 LAB,MLAB,M20K 模块, 或者左侧 / 右侧的数字信号处理 (DSP) 模块也能够通过直链连接来驱动 LAB 的本地互联 直链互联功能最大限度地降低了行列互联的使用, 从而提供了更高的性能和更大的灵活性

1-4 共享算术链和进位链互联 图 1-3: Stratix V 器件的 LAB 快速本地和直链互联 SV51002 Direct-Link Interconnect from the Left LAB, MLAB/M20K Memory Block, DSP Block, or IOE Output Direct-Link Interconnect from the Right LAB, MLAB/M20K Memory Block, DSP Block, or IOE Output s s Direct-Link Interconnect to Left Local Interconnect Direct-Link Interconnect to Right MLAB LAB 共享算术链和进位链互联 之间有两条专用的通路 进位链和共享算术链 Stratix V 器件的 LAB 中包括一个增强的互联结构, 对共享算术链和进位链进行布线以实现有效的算术功能 这些 -to- 连接会旁路本地互联 Quartus II Compiler 自动利用这些资源来提高利用率及性能 图 1-4: 共享算术链和进位链互联 Routing among s in the LAB 1 Local Interconnect 2 3 4 Carry Chain and Shared Arithmetic Chain Routing to Adjacent 5 6 7 8 9 10

SV51002 LAB 控制信号 LAB 控制信号 1-5 每个 LAB 均包含专用逻辑, 驱动控制信号到它的 中, 并且包含两个独立的时钟源和三个时钟使能信号 LAB 控制模块使用两个时钟源和三个时钟使能信号最多可生成三个时钟 每个时钟和时钟使能信号都是相连的 置低时钟使能信号会关闭相应的全 LAB(LAB-wide) 时钟 LAB 行时钟 [5..0] 和 LAB 本地互联生成全 LAB 控制信号 MultiTrack 互联所固有的低偏移不但实现了数据的分布, 也实现了时钟与控制信号的分布 MultiTrack 互联包含不同长度和速度的连续的, 性能优化的布线, 用于跨设计和设计内时钟连接 清零和预置逻辑控制 全 LAB 信号控制寄存器清零信号的逻辑 直接支持异步清零功能 通过 QuartusII 中的 NOT-gate push-back logic 选项来实现寄存器预置 每个 LAB 支持两个清零 Stratix V 器件提供了一个对器件中所有寄存器进行复位的全器件复位管脚 (DEV_CLRn) 编译前, 在 Quartus II 中设置一个相应选项来控制此管脚 此全器件复位覆盖了所有其它信号 图 1-5: Stratix V 器件的全 LAB 控制信号 此图显示了 LAB 中的时钟源和时钟使能信号 Dedicated Row LAB Clocks 6 6 There are two unique clock signals per LAB. 6 labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr

1-6 资源 资源 每个 均包含多种基于 的资源, 可分成两个组合自适应逻辑 (A) 和四个寄存器 通过使用两个组合 A 的八个输入, 一个 能够实现两种功能的各种组合 这一自适应性使 完全向后兼容四输入 体系结构 一个 也能够通过六个输入和某些七输入功能来实现任意功能 一个 包含四个可编程寄存器 每个寄存器包含如下端口 : 数据 时钟 同步和异步清零 同步加载 全局信号, 通用 I/O(GPIO) 管脚或者任何内部逻辑都可以驱动 寄存器的时钟和清零控制信号 GPIO 管脚或内部逻辑驱动时钟使能信号 对于组合功能, 寄存器被旁路, 查找表 () 的输出直接驱动到 的输出 注意 : Quartus II 针对已优化的性能自动配置 图 1-6: Stratix V 器件的 高级结构图 SV51002 shared_arith_in Combinational/ Memory A0 carry_in labclk 6-Input adder0 reg0 reg1 To General or Local Routing 6-Input adder1 reg2 Combinational/ Memory A1 shared_arith_out carry_out reg3 输出 每个 中的通用布线输出驱动本地, 行和列布线资源 两个 输出能够驱动行 列或者直链布线连接, 并且其中的一个 输出也能够驱动本地互联资源, 加法器或者寄存器输出能够驱动 输出 或加法器能够驱动一个输出当寄存器驱动另一个输出

SV51002 操作模式 1-7 寄存器封装 (RegisterPacking) 通过将无关的寄存器和组合逻辑封装在一个 中来提高器件利用率 改善布局布线的另一种机制是支持寄存器输出驱动回相同 的 中, 使寄存器与其本身的扇出 封装在一起 也能够驱动寄存的 以及未寄存的 或者加法器输出 图 1-7: Stratix V 器件的 连接明细 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr 0 GND 3-Input + CLR D Q Row, Column Direct Link Routing 3 3-Input CLR D Q Row, Column Direct Link Routing 1 3 3-Input + CLR D Q Row, Column Direct Link Routing 3-Input VCC CLR D Q Row, Column Direct Link Routing shared_arith_out carry_out 操作模式 Stratix V 在下面其中的一个模式中运行 : 标准模式 扩展 模式 算术模式 共享算术模式

1-8 标准模式 标准模式 在标准模式下, 可以在一个 Stratix V 中实现两个功能, 或者一个 6 输入功能 SV51002 来自 LAB 本地互联的多达八个数据输入是组合逻辑的输入 能够支持某些完全独立的功能组合, 以及具有共同输入的多种功能的组合 图 1-8: 标准模式中的 具有更少输入 ( 少于图中所示的 ) 的功能组合也是被支持的 例如, 具有以下数量输入的功能组合是被支持的 :4 和 3,3 和 3,3 和 2,5 和 2 5-Input combout1 5-Input combout1 5-Input 3-Input combout1 6-Input 5-Input 6-Input combout1 6-Input combout1 对于 2 个 5 输入的功能封装进一个 中的情况, 这些功能必须至少有两个通用输入, 分别是 和 4 输入的组合功能与 5 输入的组合功能要求一个通用输入 ( 或者 ) 在一个 中实现 2 个 6 输入的功能的情况下,4 个输入必须是共享的, 并且组合功能必须相同 在不常使用的器件中, 一个 中的功能可能会通过 Quartus II 在单独的 中实现, 从而实现可能的最佳性能 器件开始填充时,Quartus II 将自动使用 Stratix V 的全部潜能 Quartus II Compiler 自动搜索使用通用输入的功能或者完全独立的功能, 将这些功能布局在 中, 从而更加有效地利用器件资源 此外, 通过设置位置约束, 您也能够手动控制资源的使用

SV51002 扩展 模式 (Extended Mode) 1-9 您可以使用输入,,, 和 与 或者 与 来实现任意的六输入功能 如果使用 和, 那么输出会被驱动到 register0,register0 被旁路, 或者是驱动到 register0 到输出,register0 被旁路, 使用下图中顶部输出驱动器将数据驱动至互联 如果使用 和, 输出驱动到 register1 或者旁路 register1, 使用底部输出驱动器将数据驱动到互联 Quartus II Compiler 自动选择 的输入 标准模式的 支持功能寄存器封装 (register packing) 图 1-9: 标准模式中的输入功能 如果将 和 用作 6 输入功能的输入, 那么 和 可用于寄存器封装 仅在 6 输入功能未寄存时, 输入才可用于寄存器封装 6-Input D Q reg0 D Q To General or Local Routing These inputs are available for register packing. labclk reg1 扩展 模式 (Extended Mode) 在此模式中, 如果 7 输入功能是未寄存的, 那么未使用的第 8 个输入可用于寄存器封装 符合模板的功能 ( 如下图所示 ) 经常作为 VerilogHDL 或 VHDL 代码中的 if-else 语句出现在设计中 图 1-10: Stratix V 器件的扩展 模式中所支持的 7 输入功能模板 5-Input 5-Input D reg0 Q To General or Local Routing This input is available for register packing. 算术模式 算术模式中的 使用两组 4 输入 以及两个专用全加法器 专用加法器使 可用于执行预加器逻辑 ; 因此, 每一个加法器能够将两个 4 输入功能的输出相加 支持同时使用加法器的进位输出和组合逻辑输出 在此操作中, 加法器输出被忽略 对于使用此模式的功能, 使用加法器与组合逻辑输出将节省高达 50% 的资源

1-10 共享算术模式 此外, 算术模式也支持时钟使能 计数器使能 同步上下控制 加减控制 同步清零以及同步加载 LAB 本地互联数据输入会生成时钟使能 计数器使能 同步上 / 下和加 / 减控制信号 对于在 中的 4 个 之间共享的输入而言, 这些控制信号是很好的选择 同步清零和同步加载选项是影响 LAB 中所有寄存器的全 LAB 信号 您可以单独对每个寄存器禁用或使能这些信号 Quartus II 自动将未使用的寄存器布局到其它的 LAB 中 图 1-11: Stratix V 器件的算术模式 SV51002 carry_in adder0 reg0 adder1 reg1 To General or Local Routing reg2 carry_out reg3 进位链 (Carry Chain) 进位链提供了算术或者共享算术模式中专用加法器之间的快速进位功能 StratixV 器件中的 2-bit 进位选择功能使 中的进位链传播延迟减少了一半 进位链能够开始于 LAB 中的第一个 或者第五个 最终的 carry-out 信号会被传输到 中, 在此 中驱动到本地 行或列互联 当实现高扇进 (highfan-in) 算术功能时, 要避免器件中一小块区域内的布线拥塞, 连接到下一个 LAB 之前,LAB 能够支持仅使用 LAB 的上半部或者下半部的进位链 这样,LAB 中的 另半部可用于实现正常模式中较窄的扇进功能 使用第一个 LAB 中的上面五个 的进位链传输到列中下一个 LAB 中的 的上半部 使用第一个 LAB 中的下面五个 的进位链传输至列中下一个 LAB 中的 的下半部 您可以旁路 LAB 列的上半部和 MLAB 列的下半部 Quartus II Compiler 通过自动将 LAB 连接在一起来创建超过 20 个 长的进位链 ( 算术或者共享算术模式的 10 个 ) 要增强布局布线, 长进位链需要纵向运行, 从而实现到 TriMatrix 存储器和 DSP 模块的快速水平连接 进位链能够持续运行直到全列 共享算术模式 共享算术模式的 能够实现 中的 3 输入加法运算

SV51002 LAB 功耗管理方法 1-11 此模式通过四个 4 输入 配置 每个 将计算三个输入的和, 或者计算三个输入的进位 通过使用称作共享算术链的专用连接将进位计算的输出传送到下一个加法器 图 1-12: Stratix V 器件的共享算术模式 shared_arith_in carry_in labclk reg0 reg1 To General or Local Routing reg2 shared_arith_out reg3 carry_out 共享算术链 增强算术模式中共享算术链使 能够实现 3 输入加法器, 这样可以显著降低用于实现大型加法器树或者相关器功能的必要资源 共享算术链可以开始于 LAB 中的第一个或者第六个 与进位链类似, 相隔 LAB 列中的共享算术链的上半部和下半部能够被旁路 这一性能使得共享算术链通过 LAB 中的一半 进行级联, 而剩下的一半用于较窄扇进功能 在每个 LAB 中, 列的上半部是可旁路的 ; 而在 MLAB 中, 列的下半部是可旁路的 Quartus II Compiler 通过自动将 LAB 连接在一起来创建超过 20 个 长的共享算术链 ( 算术或者共享算术模式中的 10 个 ) 要增强布局布线, 需要长共享算术链纵向运行, 从而快速水平连接到 TriMatrix 存储器和 DSP 模块 共享算术链能持续运行直到全列 LAB 功耗管理方法 下面的技术用于管理 LAB 中的静态及动态功耗 : 为降低 AC 功耗, 在 加法器未被使用时,QuartusII 会强制所有的加法器输入保持在低电平 StratixVLAB 运行在高性能或者低功耗模式 QuartusII 根据设计的要求自动为 LAB 选择相应的模式, 从而优化速度与漏电之间的综合标准

1-12 文档修订历史 SV51002 由于时钟的高开关活动和长路径的特性, 时钟代表动态功耗的十分重要的部分 对 LAB 中的寄存器分配时钟信号的 LAB 时钟, 是产生整个时钟功耗的主要因素 每个 LAB 的时钟与时钟使能信号都是相连的 例如, 在特定 LAB 中的组合 A 或者寄存器使用 labclk1 信号, 同时也使用 labclkena1 信号 在不禁用整个时钟树的情况下, 要降低 LAB-wide 时钟功耗, 需要使用 LAB-wide 时钟使能信号来门控 LAB-wide 时钟 QuartusII 自动将寄存器级时钟使能信号提升至 LAB 级 LAB 中所有共享通用时钟与时钟使能信号的的寄存器都是由共享选通的时钟控制的 要利用这些时钟使能信号, 需要将 HDL 代码中时钟使能结构用于寄存的逻辑 相关链接 Power Optimization chapter, Quartus II Handbook 提供了关于实现 LAB 中静态及动态功耗的更多信息 文档修订历史 日期 2014 年 1 月 2013 年 5 月 2012 年 12 月 2012 年 6 月 2011 年 11 月 2011 年 5 月 2010 年 12 月 2010 年 7 月 版本 2013.05.06 2012.12.28 1.4 1.3 1.2 1.1 1.0 修订内容在下图中添加了旁路路径和寄存器输出的复用器 : Stratix V 器件中的 高级结构图 标准模式下的输入功能 Stratix V 器件的扩展 模式中支持的 7 输入功能的模板 Stratix V 器件中算术模式中的 Stratix V 器件中共享算术模式中的 对 Knowledge Base 中的已知文档问题添加了链接 更新了可用的 LAB 作为 MLAB 使用 删除了 输出部分的寄存器输出信息 将全部链接移到相关章节的相关信息部分的以便于参考 重组内容并更新模板 更新了图 1-5 图 1-6 和图 1-12 删除了寄存器链说明. 少量文本编辑 更新了图 1-1 图 1-4 和图 1-6 删除了 寄存器链 部分 根据 11.0 发布移动章节到卷 2 更新了图 1 6 少量文本编辑 对于 Quartus II 10.1, 没有对该章节的内容进行修改 首次发布