目录 产品特性... 应用... 功能框图... 概述... 修订历史...2 技术规格...3 功耗 VDD_Interface...7 功耗 VDDDP3_DIG 和 VDDAx ( 全部.3 V 电源组合 )... 8 绝对最大额定值... 回流温度曲线... 热阻... ESD 警告...

RF 捷变收发器 AD9364 产品特性集成 2 位 DAC 和 ADC 的 RF x 收发器频段 :7 MHz 至 6. GHz 支持时分双工 (TDD) 和频分双工 (FDD) 操作可调谐通道带宽 (BW):<2 khz 至 56 MHz 3 频接收器 :3 路差分或 6 路单端输入出色的接收器灵敏度, 噪声系数小于 2.5 db Rx 增益控制实时监控和控制信号用于手动增益独立的自动增益控制 2 频差分输出发射器高线性度宽带发射器 Tx EVM: 4 db Tx 噪声 : 本底噪声 57 dbm/hz Tx 监控器 : 动态范围 66 db, 精度为 db 集成小数 N 分频频率合成器 2.4 Hz 最大本振 (LO) 步长多器件同步 CMOS/LVDS 数字接口 RXB_P, RXB_N RXA_P, RXA_N RXC_P, RXC_N TX_MON TXA_P, TXA_N TXB_P, TXB_N SPI CTRL CTRL ADC 功能框图 AD9364 Rx LO Tx LO DAC DAC AUXADC AUXDACx 图. ADC DAC DATA INTERFACE GPO PLLs XTALN P_[D:D]/ TX_[D5:D] P_[D:D]/ RX_[D5:D] RADIO SWITCHING CLK_OUT NOTES. SPI, CTRL, P_[D:D]/TX_[D5:D], P_[D:D]/RX_[D5:D], AND RADIO SWITCHING CONTAIN MULTIPLE PINS. 846- 应用点对点通信系统毫微微蜂窝 / 微微蜂窝 / 微蜂窝基站通用无线电系统 概述 AD9364 是一款面向 3G 和 4G 基站应用的高性能 高集成度的射频 (RF) Agile Transceiver 捷变收发器 该器件的可编程性和宽带能力使其成为多种收发器应用的理想选择 该器件集 RF 前端与灵活的混合信号基带部分为一体, 集成频率合成器, 为处理器提供可配置数字接口, 从而简化设计导入 AD9364 工作频率范围为 7 MHz 至 6. GHz, 涵盖大部分特许执照和免执照频段, 支持的通道带宽范围为 2 khz 以下至 56 MHz 直接变频接收器拥有首屈一指的噪声系数和线性度 接收 (Rx) 子系统都拥有独立的自动增益控制 (AGC) 直流失调校正 正交校正和数字滤波功能, 从而消除了在数字基带中提供这些功能的必要性 AD9364 还拥有灵活的手动增益模式, 支持外部控制 两个高动态范围模数转换器先将收到的 I 信号和 Q 信号进行数字化 Rev. B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. 然后将其传过可配置抽取滤波器和 28 抽头 FIR 滤波器, 结果以相应的采样速率生成 2 位输出信号 发射器采用直接变频架构, 可实现较高的调制精度和超低的噪声 这种发射器设计得到的 Tx EVM 4 db, 可为外部功率放大器 (PA) 的选择留出可观的系统裕量 板载发射 (Tx) 功率监控器可以用作功率检测器, 从而实现高度精确的 Tx 功率测量 完全集成的锁相环 (PLL) 可针对所有 Rx 和 Tx 通道提供低功耗的小数 N 分频频率合成 所有 VCO 和环路滤波器元件均已集成 AD9364 内核可直接采用.3 V 稳压器供电 IC 通过一个标准四线式串行端口和四个实时输入控制引脚进行控制 全面的省电模式可将正常使用情况下的功耗降至最低 AD9364 采用 mm x mm 44 引脚芯片级球栅阵列封装 (CSP_BGA) One Technology Way, P.O. Box 96, Norwood, MA 262-96, U.S.A. Tel: 78.329.47 23 24 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

目录 产品特性... 应用... 功能框图... 概述... 修订历史...2 技术规格...3 功耗 VDD_Interface...7 功耗 VDDDP3_DIG 和 VDDAx ( 全部.3 V 电源组合 )... 8 绝对最大额定值... 回流温度曲线... 热阻... ESD 警告... 引脚配置和功能描述... 典型性能参数... 5 8 MHz 频段... 5 2.4 GHz 频段... 2 5.5 GHz 频段... 24 工作原理... 28 一般特性... 28 接收器... 28 发射器... 28 时钟输入选项... 28 频率合成器... 29 数字数据接口... 29 使能状态机... 29 SPI 接口... 3 控制引脚... 3 GPO 引脚 (GPO_3 至 GPO_)... 3 辅助转换器... 3 封装和订购信息... 3 外形尺寸... 3 订购指南... 3 修订历史 2/4 Revision B: 初始版 Rev. B Page 2 of 32

技术规格除非另有说明, 电气特性在 VDD_GPO = 3.3 V VDD_INTERFACE =.8 V 所有其他 VDDx 引脚 =.3 V T A = 25 C 下测得 表. 参数 符号 最小值 典型值 最大值 单位 测试条件 / 注释 接收器, 一般 中心频率 7 6 MHz 增益 最小值 db 最大值 74.5 db 8 MHz 时 73. db 23 MHz 时,RXA 72. db 23 MHz 时,RXB RXC 65.5 db 55 MHz 时,RXA 增益步进 db 接收信号强度指示器 RSSI 指示器 范围 db 精度 ±2 db 接收器,8 MHz 噪声系数 NF 2 db 最大 Rx 增益 三阶输入交调载点 IIP3 8 dbm 最大 Rx 增益 二阶输入交调载点 IIP2 4 dbm 最大 Rx 增益 本振 (LO) 泄漏 22 dbm Rx 前端输入 正交增益误差.2 % 相位误差.2 度 调制精度 (EVM) 42 db 9.2 MHz 参考时钟 输入 S db 接收器,2.4 GHz 噪声系数 NF 3 db 最大 Rx 增益 三阶输入交调载点 IIP3 4 dbm 最大 Rx 增益 二阶输入交调载点 IIP2 45 dbm 最大 Rx 增益 AD9364 本振 (LO) 泄漏 dbm Rx 前端输入 正交增益误差.2 % 相位误差.2 度 调制精度 (EVM) 42 db 4 MHz 参考时钟 输入 S db 接收器,5.5 GHz 噪声系数 NF 3.8 db 最大 Rx 增益 三阶输入交调载点 IIP3 7 dbm 最大 Rx 增益 二阶输入交调载点 IIP2 42 dbm 最大 Rx 增益 本振 (LO) 泄漏 95 dbm Rx 前端输入 正交增益误差.2 % 相位误差.2 度 调制精度 (EVM) 37 db 4 MHz 参考时钟 ( 针对 RF 频率合成器内部加倍 ) 输入 S db 发射器, 一般 中心频率 7 6 MHz 功率控制范围 9 db 功率控制分辨率.25 db Rev. B Page 3 of 32

参数 符号 最小值 典型值 最大值 单位 测试条件 / 注释 发射器,8 MHz 输出 S 22 db 最大输出功率 8 dbm MHz 信号音 (5 Ω 负载 ) 调制精度 (EVM) 4 db 9.2 MHz 参考时钟 三阶输出交调载点 OIP3 23 dbm 载波泄漏 5 dbc db 衰减 32 dbc 4 db 衰减 本底噪声 57 dbm/hz 9 MHz 偏移 发射器,2.4 GHz 输出 S 22 db 最大输出功率 7.5 dbm MHz 信号音 (5 Ω 负载 ) 调制精度 (EVM) 4 db 4 MHz 参考时钟 三阶输出交调载点 OIP3 9 dbm 载波泄漏 5 dbc db 衰减 32 dbc 4 db 衰减 本底噪声 56 dbm/hz 9 MHz 偏移 发射器,5.5 GHz 输出 S 22 db 最大输出功率 6.5 dbm 7 MHz 信号音 (5 Ω 负载 ) 调制精度 (EVM) 36 db 4 MHz 参考时钟 ( 针对 RF 频率合成器内部加倍 ) 三阶输出交调载点 OIP3 7 dbm 载波泄漏 5 dbc db 衰减 3 dbc 4 db 衰减 本底噪声 5.5 dbm/hz 9 MHz 偏移 TX 监控器输入 (TX_MON) 最大输入电平 4 dbm 动态范围 66 db 精度 db LO 频率合成器 LO 频率阶跃 2.4 Hz 2.4 GHz,4 MHz 参考时钟 积分相位噪声 8 MHz.3 rms Hz 至 MHz,3.72 MHz 参考时钟 ( 针对 RF 频率合成器内部加倍 ) 2.4 GHz.37 rms Hz 至 MHz,4 MHz 参考时钟 5.5 GHz.59 rms Hz 至 MHz,4 MHz 参考时 钟 ( 针对 RF 频率合成器内部加倍 ) 参考时钟 (REF_CLK) REF_CLK 要么为 XTALP/XTALN 引脚的输入, 要么为直接连接 XT ALN 引脚的线路 输入 频率范围 9 5 MHz 晶振输入 8 MHz 外部振荡器 信号电平.3 V p-p 交流耦合外部振荡器 辅助转换器模数转换器 分辨率 2 位 输入电压 最小值.5 V 最大值 VDDAP3_BB.5 V DAC 分辨率 Bits Rev. B Page 4 of 32

参数 符号 最小值 典型值 最大值 单位 测试条件 / 注释 输出电压最小值.5 V 最大值 VDD_GPO.3 V 输出电流 ma 数字规格 (CMOS) 逻辑输入输入电压 高 VDD_INTERFACE.8 VDD_INTERFACE V 低 VDD_INTERFACE.2 V 输入电流 高 + μa 低 + μa 逻辑输出 输出电压 高 VDD_INTERFACE.8 V 低 VDD_INTERFACE.2 V 数字规格 (LVDS) 逻辑输入输入电压范围 825 575 mv 对中的各差分输入 输入差分电压阈值 + mv 接收机差分输入阻抗 Ω 逻辑输出输出电压 高 375 mv 低 25 mv 输出差分电压 5 mv 可分 75 mv 个阶跃编程 输出失调电压 2 mv 通用输出输出电压 高 VDD_GPO.8 V 低 VDD_GPO.2 V 输出电流 ma SPI 时序 VDD_INTERFACE =.8 V SPI_CLK 周期 tcp 2 ns 脉冲宽度 tmp 9 ns SPI_ENB 建立至第一 tsc ns 最后 SPI_CLK 下降沿至 SPI_ENB thc ns 保持 SPI_DI 数字输入建立至 SPI_CLK ts 2 ns 数据输入保持至 SPI_CLK th ns SPI_CLK 上升沿至输出数据至 延迟 4 线模式 tco 3 8 ns 3 线模式 tco 3 8 ns 总线周转时间, 读 thzm th tco (max) ns 基带处理器 (BBP) 驱动最后 地址位后 总线周转时间, 读 thzs tco (max) ns AD9364 驱动最后数据位后 Rev. B Page 5 of 32

参数 符号 最小值 典型值 最大值 单位 测试条件 / 注释 数字数据时序 (CMOS), VDD_INTERFACE =.8 V DATA_CLK 时钟周期 tcp 6.276 ns 6.44 MHz DATA_CLK 和 FB_CLK 脉冲宽度 tmp t CP 的 45% t CP 的 55% ns Tx 数据 TX_FRAME,P_D 和 P_D 建立至 FB_CLK tstx ns 保持至 FB_CLK thtx ns DATA_CLK 至数据总线输出 tddrx.5 ns 延迟 DATA_CLK 至 RX_FRAME 延迟 tdddv. ns 脉冲宽度 使能 tenpw tcp ns TXNRX ttxnrxpw tcp ns FDD 独立 ENSM 模式 TXNRX 建立至 ENABLE ttxnrxsu ns TDD ENSM 模式 总线周转时间 Rx 前 trpre 2 tcp ns TDD 模式 Rx 后 trpst 2 tcp ns TDD 模式 容性负载 3 pf 容性输入 3 pf 数字数据时序 (CMOS), VDD_INTERFACE = 2.5 V DATA_CLK 时钟周期 tcp 6.276 ns 6.44 MHz DATA_CLK 和 FB_CLK 脉冲宽度 tmp t CP 的 45% t CP 的 55% ns Tx 数据 TX_FRAME,P_D 和 P_D 建立至 FB_CLK tstx ns 建立至 FB_CLK thtx ns DATA_CLK 至数据总线输出 tddrx.2 ns 延迟 DATA_CLK 至 RX_FRAME 延迟 tdddv. ns 脉冲宽度 使能 tenpw tcp ns TXNRX ttxnrxpw tcp ns FDD 独立 ENSM 模式 TXNRX 建立至 ENABLE ttxnrxsu ns TDD ENSM 模式 总线周转时间 Rx 前 trpre 2 tcp ns TDD 模式 Rx 后 trpst 2 tcp ns TDD 模式 容性负载 3 pf 容性输入 3 pf 数字数据时序 (LVDS) DATA_CLK 时钟周期 tcp 4.69 ns 245.76 MHz DATA_CLK 和 FB_CLK 脉冲宽度 tmp t CP 的 45% t CP 的 55% ns Tx 数据 TX_FRAME 和 TX_D 建立至 FB_CLK tstx ns 保持至 FB_CLK thtx ns DATA_CLK 至数据总线输出 tddrx.25.25 ns 延迟 DATA_CLK 至 RX_FRAME 延迟 tdddv.25.25 ns 脉冲宽度 使能 tenpw tcp ns TXNRX ttxnrxpw tcp ns FDD 独立 ENSM 模式 TXNRX 建立至 ENABLE ttxnrxsu ns TDD ENSM 模式 Rev. B Page 6 of 32

参数 符号 最小值 典型值 最大值 单位 测试条件 / 注释 总线周转时间 Rx 前 trpre 2 tcp ns Rx 后 trpst 2 tcp ns 容性负载 3 pf 容性输入 3 pf 电源特性.3 V 电源电压.267.3.33 V VDD_INTERFACE 电源额定设置 Nominal Settings CMOS.2 2.5 V LVDS.8 2.5 V VDD_INTERFACE 容差 5 +5 % 容差适用于任何电压设置 VDD_GPO 电源标称设置.3 3.3 V 不用时, 必须设为.3 V VDD_GPO 容差 5 +5 % 容差适用于任何电压设置 电流消耗 VDDx, 休眠模式 8 μa 所有输入电流之和 VDD_GPO 5 μa 空载 指参数中多功能引脚的单个功能时, 只会列出引脚名称中与规格相关的部分 要了解多功能引脚的全部引脚名称, 请参见 引脚配置和功能描述 部分 功耗 VDD_INTERFACE 表 2. VDD_INTERFACE =.2 V 参数 最小值 典型值 最大值 单位 测试条件 / 注释 休眠模式 45 μa 加电, 器件禁用 RX 和 TX, 双通道数据速率 (DDR) LTE MHz 单端口 2.9 ma 3.72 MHz 数据时钟,CMOS 双端口 2.7 ma 5.36 MHz 数据时钟,CMOS LTE 2 MHz 双端口 5.2 ma 3.72 MHz 数据时钟,CMOS 表 3. VDD_INTERFACE =.8 V 参数 最小值 典型值 最大值 单位 测试条件 / 注释 休眠模式 84 μa 加电, 器件禁用 RX 和 TX,DDR LTE MHz 单端口 4.5 ma 3.72 MHz 数据时钟,CMOS 双端口 4. ma 5.36 MHz 数据时钟,CMOS LTE 2 MHz 双端口 8. ma 3.72 MHz 数据时钟,CMOS 表 4. VDD_INTERFACE = 2.5 V 参数 最小值 典型值 最大值 单位 测试条件 / 注释 休眠模式 5 μa 加电, 器件禁用 RX 和 TX,DDR LTE MHz 单端口 6.5 ma 3.72 MHz 数据时钟,CMOS 双端口 6. ma 5.36 MHz 数据时钟,CMOS LTE 2 MHz 双端口.5 ma 3.72 MHz 数据时钟,CMOS Rev. B Page 7 of 32

功耗 VDDDP3_DIG 和 VDDAx( 全部.3 V 电源组合 ) 表 5. 8 MHz,TDD 模式 参数 最小值 典型值 最大值 单位 测试条件 / 注释 RX 5 MHz 带宽 8 ma 连续 Rx MHz 带宽 2 ma 连续 Rx 2 MHz 带宽 26 ma 连续 Rx TX 5 MHz 带宽 7 dbm 34 ma 连续 Tx 27 dbm 9 ma 连续 Tx MHz 带宽 7 dbm 36 ma 连续 Tx 27 dbm 22 ma 连续 Tx 2 MHz 带宽 7 dbm 4 ma 连续 Tx 27 dbm 25 ma 连续 Tx 表 6. TDD 模式,2.4 GHz 参数 最小值 典型值 最大值 单位 测试条件 / 注释 RX 5 MHz 带宽 75 ma 连续 Rx MHz 带宽 2 ma 连续 Rx 2 MHz 带宽 24 ma 连续 Rx TX 5 MHz 带宽 7 dbm 35 ma 连续 Tx 27 dbm 6 ma 连续 Tx MHz 带宽 7 dbm 38 ma 连续 Tx 27 dbm 22 ma 连续 Tx 2 MHz 带宽 7 dbm 4 ma 连续 Tx 27 dbm 26 ma 连续 Tx 表 7. TDD 模式,5.5 GHz 参数 最小值 典型值 最大值 单位 测试条件 / 注释 RX 5 MHz 带宽 75 ma 连续 Rx 4 MHz 带宽 275 ma 连续 Rx TX 5 MHz 带宽 7 dbm 4 ma 连续 Tx 27 dbm 24 ma 连续 Tx 4 MHz 带宽 7 dbm 49 ma 连续 Tx 27 dbm 385 ma 连续 Tx Rev. B Page 8 of 32

表 8. FDD 模式,8 MHz 参数 最小值 典型值 最大值 单位 测试条件 / 注释 RX 和 TX 5 MHz 带宽 7 dbm 49 ma 27 dbm 345 ma MHz 带宽 7 dbm 54 ma 27 dbm 395 ma 2 MHz 带宽 7 dbm 65 ma 27 dbm 47 ma 表 9. FDD 模式,2.4 GHz 参数 最小值 典型值 最大值 单位 测试条件 / 注释 RX 和 TX 5 MHz 带宽 7 dbm 5 ma 27 dbm 35 ma MHz 带宽 7 dbm 54 ma 27 dbm 39 ma 2 MHz 带宽 7 dbm 62 ma 27 dbm 475 ma 表. FDD 模式,5.5 GHz 参数 最小值 典型值 最大值 单位 测试条件 / 注释 RX 和 TX 5 MHz 带宽 7 dbm 55 ma 27 dbm 385 ma Rev. B Page 9 of 32

绝对最大额定值 表. 参数 额定值 VDDx 至 VSSx.3 V 至 +.4 V VDD_INTERFACE 至 VSSx.3 V 至 +3. V VDD_GPO 至 VSSx.3 V 至 +3.9 V 逻辑输入和输出至 VSSx.3 V 至 VDD_INTERFACE +.3 V 输入电流至除电源引脚外 ± ma 的任何引脚 RF 输入 ( 峰值功率 ) 2.5 dbm Tx 监控器输入功率 ( 峰值功率 ) 9 dbm 封装功耗 (TJMAX TA)/θJA 最高结温 (T JMAX ) C 工作温度范围 4 C 至 存储温度范围 65 C 至 +5 C 注意, 等于或超出上述绝对最大额定值可能会导致产品永久性损坏 这只是额定最值, 并不能以这些条件或者在任何其它超出本技术规范操作章节中所示规格的条件下, 推断产品能否正常工作 长期在超出最大额定值条件下工作会影响产品的可靠性 回流温度曲线 AD9364 回流温度曲线依据的是 JEDEC JESD2 无铅器件标准 最大回流温度为 26 C 热阻 θ JA 针对最差条件, 即焊接在电路板上的器件为表贴封装 表 2. 热阻 封装类型 44 引脚 CSP_BGA ESD 警告 气流速度 (m/s) θja, 2, 3 θ JC θjb, 4 ΨJT, 2 单位 32.3 9.6 2.2.27 C/W. 29.6.43 C/W 2.5 27.8.57 C/W 按照 JEDEC JESD5-7, 加上 JEDEC JESD5-5 2S2P 测试板 2 按照 JEDEC JESD5-2( 静止空气 ) 或 JEDEC JESD5-6( 流动空气 ) 3 按照 MIL-STD 883 方法 2. 4 按照 JEDEC JESD5-8( 静止空气 ) ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 Rev. B Page of 32

引脚配置和功能描述 2 3 4 5 6 7 8 9 2 AD9364 A VSSA VSSA NC VSSA VSSA VSSA VDDAP3_ RX_TX VDDAP3_ RX_TX VDDAP3_ RX_TX VDDAP3_ RX_TX VDDAP_ TX_VCO TX_EXT_ LO_IN B VSSA VSSA AUXDAC GPO_3 GPO_2 GPO_ GPO_ VDD_GPO VDDAP3_ TX_LO VDDAP3_ TX_VCO_ LDO TX_VCO_ LDO_OUT VSSA C VSSA VSSA AUXDAC2 TEST/ ENABLE CTRL_IN CTRL_IN VSSA VSSA VSSA VSSA VSSA VSSA D VSSA VDDAP3_ RX_RF VDDAP3_ RX_TX CTRL_OUT CTRL_IN3 CTRL_IN2 P_D9/ TX_D4_P P_D7/ TX_D3_P P_D5/ TX_D2_P P_D3/ TX_D_P P_D/ TX_D_P VSSD E F VSSA VSSA VDDAP3_ RX_LO VDDAP3_ RX_VCO_ LDO VDDAP3_ TX_LO_ BUFFER CTRL_OUT CTRL_OUT2 CTRL_OUT3 P_D/ TX_D5_P VSSA CTRL_OUT6 CTRL_OUT5 CTRL_OUT4 VSSD P_D8/ TX_D4_N P_D/ TX_D5_N P_D6/ TX_D3_N P_D4/ TX_D2_N P_D2/ TX_D_N VSSD FB_CLK_P VSSD P_D/ TX_D_N VDDDP3_ DIG G RX_EXT_ LO_IN RX_VCO_ LDO_OUT VDDAP_ RX_VCO CTRL_OUT7 EN_AGC ENABLE RX_ FRAME_N RX_ FRAME_P TX_ FRAME_P FB_CLK_N DATA_ CLK_P VSSD H RXB_P VSSA VSSA TXNRX SYNC_IN VSSA VSSD P_D/ RX_D5_P TX_ FRAME_N VSSD DATA_ CLK_N VDD_ INTERFACE J RXB_N VSSA VDDAP3_ RX_SYNTH SPI_DI SPI_CLK CLK_OUT P_D/ RX_D5_N P_D9/ RX_D4_P P_D7/ RX_D3_P P_D5/ RX_D2_P P_D3/ RX_D_P P_D/ RX_D_P K RXC_P VSSA VDDAP3_ TX_SYNTH VDDAP3_ BB RESETB SPI_ENB P_D8/ RX_D4_N P_D6/ RX_D3_N P_D4/ RX_D2_N P_D2/ RX_D_N P_D/ RX_D_N VSSD L RXC_N VSSA VSSA RBIAS AUXADC SPI_DO VSSA VSSA VSSA VSSA VSSA VSSA M RXA_P RXA_N NC VSSA TX_MON VSSA TXA_P TXA_N TXB_P TXB_N XTALP XTALN ANALOG I/O DIGITAL I/O NO CONNECT DC POWER GROUND 846-2 图 2. 引脚配置 ( 顶视图 ) 表 3. 引脚功能描述 引脚编号 类型 引脚名称 说明 A, A2, A4 至 I VSSA 模拟地 将这些引脚直接连接至印刷电路板上的 VSSD 数字地 ( 一个接地层 ) A6, B, B2, B2, C, C2, C7 至 C2, D, E, F, F3, H2, H3, H6, J2, K2, L2, L3, L7 至 L2, M4, M6 A3, M3 NC NC 不连接 请勿连接到这些引脚 A7 至 A, D3 I VDDAP3_RX_TX.3 V 电源输入 A I VDDAP_TX_VCO 发射 VCO 电源输入 连接至 B A2 I TX_EXT_LO_IN 外部发射本振 (LO) 输入 未使用此引脚时, 将其接地 B3 O AUXDAC 辅助 DAC 输出 B4 至 B7 O GPO_3 至 GPO_ 支持 3.3 V 的通用输出 B8 B9 I I VDD_GPO VDDAP3_TX_LO 2.5 V 至 3.3 V 电源, 支持辅助 DAC 和通用输出引脚 不使用 VDD_GPO 电源时, 必须将该电源设为.3 V 发射 LO.3 V 电源输入 B I VDDAP3_TX_VCO_LDO 发射 VCO LDO.3 V 电源输入 连接至 B9 B O TX_VCO_LDO_OUT 发射 VCO LDO 输出 B 连接至 A, 将一个 μf 旁路电容与一个 Ω 电阻串联接地 C3 O AUXDAC2 辅助 DAC 2 输出 C4 I TEST/ENABLE 测试输入 正常工作时, 将该引脚接地 Rev. B Page of 32

引脚编号 类型 引脚名称 说明 C5, C6, D5, D6 I CTRL_IN 至 CTRL_IN3 控制输入 C5 C6 D5 和 D6 用于手动 Rx 增益和 Tx 衰减控制 D2 I VDDAP3_RX_RF 接收器.3 V 电源输入 连接至 D3 D4, E4 至 E6, O CTRL_OUT,CTRL_OUT 至 控制输出 这些引脚是多功能输出, 具有可编程功能 F4 至 F6, G4 CTRL_OUT3, CTRL_OUT6 至 CTRL_OUT4, CTRL_OUT7 D7 I/O P_D9/TX_D4_P D8 I/O P_D7/TX_D3_P D9 I/O P_D5/TX_D2_P D I/O P_D3/TX_D_P D I/O P_D/TX_D_P D2, F7, F9, F, G2, H7, H, K2 I VSSD 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D9 时它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引 (TX_D4_P) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D7 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D3_P) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D5 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D2_P) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D3 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D_P) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D_P) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 数字地 将这些引脚直接连接至印刷电路板上的 VSSA 模拟地 ( 一个接地层 ) E2 I VDDAP3_RX_LO 接收 LO.3 V 电源输入 E3 I VDDAP3_TX_LO_BUFFER.3 V 电源输入 E7 I/O P_D/TX_D5_P 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D5_P) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 E8 I/O P_D8/TX_D4_N 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D8 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D4_N) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 E9 I/O P_D6/TX_D3_N 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D6 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D3_N) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 E I/O P_D4/TX_D2_N 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D4 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D2_N) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 E I/O P_D2/TX_D_N 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D2 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D_N) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 E2 I/O P_D/TX_D_N 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D_N) 也可作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 F2 I VDDAP3_RX_VCO_LDO 接收 VCO LDO.3 V 电源输入 F2 连接至 E2 Rev. B Page 2 of 32

引脚编号 类型 引脚名称 说明 F8 I/O P_D/TX_D5_N 数字数据端口 P/ 发射差分输入总线 这是双功能引脚 用作 P_D 时, 它充 当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (TX_D5_N) 也可 作为 LVDS 6 位 Tx 差分输入总线 ( 带内部 LVDS 端子 ) 的一部分 F, G I FB_CLK_P, FB_CLK_N 反馈时钟 这些引脚接收作为 Tx 数据时钟的 FB_CLK 信号 在 CMOS 模式中, 以 FB_CLK_P 为输入, 将 FB_CLK_N 接地 F2 I VDDDP3_DIG.3 V 数字电源输入 G I RX_EXT_LO_IN 外部接收 LO 输入 未使用此引脚时, 将其接地 G2 O RX_VCO_LDO_OUT 接收 VCO LDO 输出 将该引脚直接连至 G3, 将一个 μf 旁路电容与一个 Ω 电 阻串联接地 G3 I VDDAP_RX_VCO 接收 VCO 电源输入 将该引脚只直接连至 G2 G5 I EN_AGC 用于自动增益控制 (AGC) 的手动控制输入 G6 I 使能 控制输入 该引脚使器件在各种运行状态之间移动 G7, G8 O RX_FRAME_N, RX_FRAME_P 接收数字数据帧输出信号 这些引脚发射 RX_FRAME 信号, 用于指示 Rx 输出数 据是否有效 在 CMOS 模式下, 以 RX_FRAME_P 为输出, 使 RX_FRAME_N 保持 断开状态 G9, H9 I TX_FRAME_P, TX_FRAME_N 发射数字数据帧输入信号 这些引脚接收用于指示 Tx 数据何时有效的 TX_FRAME 信号 在 CMOS 模式中, 以 TX_FRAME_P 为输入, 将 TX_FRAME_N 接 地 G, H O DATA_CLK_P, DATA_CLK_N 接收数据时钟输出 这些引脚发射 DATA_CLK 信号,BBP 用这些信号为 Rx 数据 提供时钟 在 CMOS 模式下, 以 DATA_CLK_P 为输出, 使 DATA_CLK_N 保持断 开状态 H, J I RXB_P, RXB_N 接收通道差分输入 B 另外, 每个引脚均可用作单端输入 这些输入在 3 GHz 以上时性能会下降 未使用的引脚必须接地 H4 I TXNRX H5 I SYNC_IN H8 I/O P_D/RX_D5_P 使能状态机控制信号 该引脚控制数据端口总线方向 逻辑低电平选择 Rx 方向, 逻辑高电平选择 Tx 方向 用于同步多个 AD9364 器件之间数字时钟的输入 若不使用此引脚, 必须将其接地 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D5_P) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 H2 I VDD_INTERFACE 数字 I/O 引脚,.2 V 至 2.5 V 电源 (LVDS 模式下为.8 V 至 2.5 V) J3 I VDDAP3_RX_SYNTH.3 V 电源输入 J4 I SPI_DI SPI 串行数据输入 J5 I SPI_CLK SPI 时钟输入 J6 O CLK_OUT 输出时钟 可将该引脚配置为输出缓冲版外部输入时钟 DCXO, 或者输出分频 版内部 ADC_CLK J7 I/O P_D/RX_D5_N 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D 时, 它充 当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D5_N) 也可 作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 J8 I/O P_D9/RX_D4_P J9 I/O P_D7/RX_D3_P J I/O P_D5/RX_D2_P J I/O P_D3/RX_D_P 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D9 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D4_P) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D7 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D3_P) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D5 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D2_P) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D3 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D_P) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 Rev. B Page 3 of 32

引脚编号 类型 引脚名称 说明 J2 I/O P_D/RX_D_P 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D 时, 它充 当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D_P) 也可 作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 K, L I RXC_P, RXC_N 接收通道差分输入 C 另外, 每个引脚均可用作单端输入 这些输入在 3 GHz 以上时性能会下降 未使用的引脚必须接地 K3 I VDDAP3_TX_SYNTH.3 V 电源输入 K4 I VDDAP3_BB.3 V 电源输入 K5 I RESETB 异步复位 逻辑低电平复位器件 K6 I SPI_ENB SPI 使能输入 将该引脚设为逻辑低电平, 以使能 SPI 总线 K7 I/O P_D8/RX_D4_N 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D8 时, 它充 当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D4_N) 也可 作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 K8 I/O P_D6/RX_D3_N K9 I/O P_D4/RX_D2_N K I/O P_D2/RX_D_N K I/O P_D/RX_D_N 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D6 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D3_N) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D4 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D2_N) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D2 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D_N) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 数字数据端口 P/ 接收差分输出总线 这是双功能引脚 用作 P_D 时, 它充当 2 位双向并行 CMOS 电平数据端口 的一部分 或者, 该引脚 (RX_D_N) 也可作为 LVDS 6 位 Rx 差分输出总线 ( 带内部 LVDS 端子 ) 的一部分 L4 I RBIAS 偏置输入参考 通过一个 4.3 kω (% 容差 ) 电阻将此引脚接地 L5 I AUXADC 辅助 ADC 输入 若未使用此引脚, 则将其接地 L6 O SPI_DO 4 线模式的 SPI 串行数据输出, 或者 3 线模式下的高 Z M, M2 I RXA_P, RXA_N 接收通道差分输入 A 另外, 每个引脚均可用作单端输入 未使用的引脚必须接地 M5 I TX_MON 发射通道功率监控输入 若未使用此引脚, 则将其接地 M7, M8 O TXA_P, TXA_N 发射通道差分输出 A 未使用的引脚必须接.3 V M9, M O TXB_P, TXB_N 发射通道差分输出 B 未使用的引脚必须接.3 V M, M2 I XTALP, XTALN 参考频率晶振连接 使用晶振时, 将其连接于这两个引脚之间 使用外部时钟源时, 将其连接至 XTALN, 使 XTALP 保持断开 I 为输入,O 为输出,I/O 为输入 / 输出,NC 为未连接 Rev. B Page 4 of 32

典型性能参数 8 MHZ 频段 Rx NOISE FIGURE (db) 4. 3.5 3. 2.5 2..5. Rx EVM (db) 5 5 2 3 35.5 4 7 75 8 85 9 846-3 45 75 7 65 6 55 5 45 4 35 3 INPUT POWER (dbm) 846-6 图 3. Rx 噪声系数与频率的关系 图 6. Rx EVM 与输入功率的关系 (64 QAM LTE MHz 模式,9.2 MHz REF_CLK) 5 4 3 5 RSSI ERROR (db) 2 Rx EVM (db) 5 2 3 35 2 4 3 9 8 7 6 5 4 3 2 INPUT POWER (dbm) 图 4. RSSI 误差与输入功率的关系 (LTE MHz 调制, 折合至 5 dbm 输入功率,8 MHz) 846-4 45 9 8 7 6 5 4 3 2 INPUT POWER (dbm) 图 7. Rx EVM 与输入功率的关系 (GSM 模式,3.72 MHz REF_CLK,RF 频率合成器内部加倍 ) 846-7 3 2 5 RSSI ERROR (db) Rx EVM (db) 5 2 2 3 9 8 7 6 5 4 3 2 INPUT POWER (dbm) 图 5. RSSI 误差与输入功率的关系 (EDGE 调制, 折合至 5 dbm 输入功率,8 MHz) 846-5 3 72 68 64 6 56 52 48 44 4 36 32 INTERFERER POWER LEVEL (dbm) 图 8. Rx EVM 与干扰功率水平的关系 (LTE MHz 目标信号, P IN = 82 dbm,5 MHz OFDM 阻塞,7.5 MHz 偏移 ) 846-8 Rev. B Page 5 of 32

4 2 5 5 Rx EVM (db) 8 2 IIP3 (dbm) 5 5 2 6 56 54 52 5 48 46 44 42 4 38 36 INTERFERER POWER LEVEL (dbm) 图 9. Rx EVM 与干扰功率水平的关系 (LTE MHz 目标信号, P IN = 9 dbm,5 MHz OFDM 阻塞,7.5 MHz 偏移 ) 4 846-9 2 28 36 44 52 6 68 76 Rx GAIN INDEX 图 2. 三阶输入交调截点 (IIP3) 与 Rx 增益指数的关系 (f =.45 MHz,f2 = 2.89 MHz,GSM 模式 ) 846-2 2 9 8 Rx NOISE FIGURE (db) 8 6 4 IIP2 (dbm) 7 6 5 4 3 2 2 47 43 39 35 3 27 23 INTERFERER POWER LEVEL (dbm) 图. Rx 噪声系数与干扰功率水平的关系 (EDGE 目标信号, P IN = 9 dbm,cw 阻塞 3 MHz 偏移, 增益指数 = 64) 846-2 28 36 44 52 6 68 76 Rx GAIN INDEX 图 3. 二阶输入交调截点 (IIP2) 与 Rx 增益指数的关系 (f = 2. MHz,f2 = 2. MHz,GSM 模式 ) 846-3 8 78 5 Rx GAIN (db) 76 74 72 7 Rx LO LEAKAGE (dbm) 5 2 68 66 7 75 8 85 9 846-3 7 75 8 85 9 846-4 图. Rx 增益与频率的关系 ( 增益指数 = 76, 最大设置 ) 图 4. Rx 本振 (LO) 泄漏与频率的关系 Rev. B Page 6 of 32

POWER AT LNA INPUT (dbm/75khz) 2 4 6 8 Tx OUTPUT POWER (dbm/khz) 2 3 4 5 6 7 8 9 ATT db ATT 3dB ATT 6dB Tx OUTPUT POWER (dbm) 2 2 4 6 8 2. 9.5 9. 8.5 8. 7.5 7. 6.5 图 5. LNA 输入端的 Rx 发射 ( 直流至 2 GHz, flo_rx = 8 MHz,LTE MHz,fLO_TX = 86 MHz) 846-5 Tx OUTPUT POWER (dbm/3khz) 5 5 5 5 2 2 4 6 8 图 8. Tx 频谱与相对于载波频率的频率偏移的关系 (f LO_TX = 8 MHz,LTE MHz 下行链路, 展示的是数字衰减变化 ) ATT db ATT 3dB ATT 6dB FREQUENCY OFFSET (MHz) 846-8 6. 7 75 8 85 9 846-6.6.4.2..8.6.4.2.2.4.6.8 FREQUENCY OFFSET (MHz)..2.4.6 846-9 STEP LINEARITY ERROR (db).5.4.3.2...2.3.4 图 6. Tx 输出功率与频率的关系 ( 衰减设置 = db, 单音输出 ) Tx OUTPUT POWER (dbm/3khz) 2 2 4 6 8 图 9. Tx 频谱与相对于载波频率的频率偏移的关系 (f LO_TX = 8 MHz,GSM 下行链路, 展示的是数字衰减变化,3 MHz 范围 ) ATT db ATT 3dB ATT 6dB.5 2 3 4 5 ATTENUATION SETTING (db) 846-7 2 6 4 2 2 4 6 FREQUENCY OFFSET (MHz) 846-2 图 7. Tx 功率控制线性度误差与衰减设置的关系 图 2. Tx 频谱与相对于载波频率的频率偏移的关系 (f LO_TX = 8 MHz,GSM 下行链路, 展示的是数字衰减变化,2 MHz 范围 ) Rev. B Page 7 of 32

Tx EVM (db) 2 3 35 4 45 INTEGRATED PHASE NOISE ( rms).3.25.2.5..5 5 5 5 2 25 3 35 4 ATTENUATION SETTING (db) 图 2. Tx EVM 与发射器衰减设置的关系 (f LO_TX = 8 MHz, LTE MHz,64 QAM 调制,9.2 MHz REF_CLK) 846-2 7 75 8 85 9 图 24. 积分 Tx LO 相位噪声与频率的关系 (3.72 MHz REF_CLK,RF 频率合成器内部加倍 ) 846-24 Tx EVM (db) 2 3 35 4 45 Tx CARRIER AMPLITUDE (dbc) 3 35 4 45 5 55 6 65 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 5 2 3 4 5 ATTENUATION SETTING (db) 图 22. Tx EVM 与发射器衰减设置的关系 (f LO_TX = 8 MHz, GSM 调制,3.72 MHz REF_CLK,RF 频率合成器内部加倍 ) 846-22 7 7 75 8 85 9 图 25. Tx 载波抑制与频率的关系 846-25 INTEGRATED PHASE NOISE ( RMS).5.4.3.2. 7 75 8 85 9 846-23 Tx SECOND-ORDER HARMONIC DISTORTION (dbc) 5 55 6 65 7 75 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 8 7 75 8 85 9 ATT, ATT 25, ATT 5, 846-26 图 23. 积分 Tx LO 相位噪声与频率的关系 (9.2 MHz REF_CLK) 图 26. Tx 二次谐波失真 (HD2) 与频率的关系 Rev. B Page 8 of 32

Tx THIRD-ORDER HARMONIC DISTORTION (dbc) 2 3 35 4 45 5 55 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 6 7 75 8 85 9 ATT, ATT 25, ATT 5, 846-27 Tx SNR (db/hz) 7 65 6 55 5 45 4 4 8 2 6 2 ATTENUATION SETTING (db) 846-3 图 27. Tx 三次谐波失真 (HD3) 与频率的关系 图 3. Tx 信噪比 (SNR) 与发射器衰减设置的关系 (GSM 目标信号, 噪声在 2 MHz 偏移条件下测量 ) Tx OIP3 (dbm) 3 25 2 5 5 Tx SINGLE SIDEBAND AMPLITUDE (dbc) 3 35 4 45 5 55 6 65 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 4 8 2 6 2 ATTENUATION SETTING (db) 图 28. Tx 三阶输出交调截点 (OIP3) 与衰减设置的关系 846-28 7 7 75 8 85 9 图 3. Tx 单边带 (SSB) 抑制与频率的关系 (.5375 MHz 偏移 ) 846-3 7 65 Tx SNR (db/hz) 6 55 5 45 4 3 6 9 2 5 ATTENUATION SETTING (db) 图 29. Tx 信噪比 (SNR) 与发射器衰减设置的关系 (LTE MHz 目标信号, 噪声在 9 MHz 偏移条件下测量 ) 846-29 Rev. B Page 9 of 32

2.4 GHZ 频段 4. 3.5 5 3. Rx NOISE FIGURE (db) 2.5 2..5. Rx EVM (db) 5 2.5 8 9 2 2 22 23 24 25 26 27 5 4 图 32. Rx 噪声系数与频率的关系 846-32 3 72 68 64 6 56 52 48 44 4 36 32 28 5 图 35. Rx EVM 与干扰功率水平的关系 (LTE 2 MHz 目标信号,PIN = 75 dbm, LTE 2 MHz 阻塞,2 MHz 偏移 ) INTERFERER POWER LEVEL (dbm) 846-35 3 RSSI ERROR (db) 2 Rx EVM (db) 5 2 2 3 9 8 7 6 5 4 3 2 INPUT POWER (dbm) 846-33 3 6 55 5 45 4 35 3 2 INTERFERER POWER LEVEL (dbm) 846-36 5 图 33. RSSI 误差与输入功率的关系 ( 折合至 5 dbm 输入功率,2.4 GHz) 8 78 图 36. Rx EVM 与干扰功率水平的关系 (LTE 2 MHz 目标信号,PIN = 75 dbm, LTE 2 MHz 阻塞,4 MHz 偏移 ) 5 76 Rx EVM (db) 2 3 35 Rx GAIN (db) 74 72 7 4 68 45 75 7 65 6 55 5 45 4 35 3 INPUT POWER (dbm) 846-34 66 8 9 2 2 22 23 24 25 26 27 846-37 图 34. Rx EVM 与输入功率的关系 (64 QAM LTE 2 MHz 模式,4 MHz REF_CLK) 图 37. Rx 增益与频率的关系. ( 增益指数 = 76, 最大设置 ) Rev. B Page 2 of 32

IIP3 (dbm) 2 5 5 5 5 2 POWER AT LNA INPUT (dbm/75khz) 2 4 6 8 2 28 36 44 52 6 68 76 Rx GAIN INDEX 图 38. 三阶输入交调截点 (IIP3) 与 Rx 增益指数的关系 (f = 3 MHz,f2 = 6 MHz) 846-38 2 2 4 6 8 2 图 4. LNA 输入端的 Rx 发射 ( 直流至 2 GHz,fLO_RX = 2.4 GHz, LTE 2 MHz,f LO_TX = 2.46 GHz) 846-4 8 7. 9.5 IIP2 (dbm) 6 5 4 Tx OUTPUT POWER (dbm) 9. 8.5 8. 7.5 7. 3 6.5 2 2 28 36 44 52 6 68 76 Rx GAIN INDEX 846-39 6. 8 9 2 2 22 23 24 25 26 27 846-42 图. 39. 二阶输入交调截点 (IIP2) 与 Rx 增益指数的关系 (f = 6 MHz,f2 = 6 MHz) 图 42. Tx 输出功率与频率的关系 ( 衰减设置 = db, 单音输出 ) Rx LO LEAKAGE (dbm) 5 5 2 STEP LINEARITY ERROR (db).5.4.3.2...2.3.4 3 8 9 2 2 22 23 24 25 26 27 846-4.5 2 3 4 5 ATTENUATION SETTING (db) 846-43 图 4. Rx 本振 (LO) 泄漏与频率的关系 图 43. Tx 功率控制线性度误差与衰减设置的关系 Rev. B Page 2 of 32

Tx OUTPUT POWER (dbm/khz) 2 4 6 8 ATT db ATT 3dB ATT 6dB Tx CARRIER AMPLITUDE (dbc) 3 35 4 45 5 55 6 65 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 2 2 5 5 5 5 2 25 FREQUENCY OFFSET (MHz) 图 44. Tx 频谱与相对于载波频率的频率偏移的关系 flo_tx = 2.3 GHz,LTE 2 MHz 下行链路, 展示的是数字衰减变化 ) 846-44 7 8 9 2 2 22 23 24 25 26 27 图 47. Tx 载波抑制与频率的关系 846-47 Tx EVM (db) 2 3 35 4 45 5 5 5 2 25 3 35 4 ATTENUATION SETTING (db) 846-45 Tx SECOND-ORDER HARMONIC DISTORTION (dbc) 5 55 6 65 7 75 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 8 8 9 2 2 22 23 24 25 26 27 ATT, ATT 25, ATT 5, 846-48 图 45. Tx EVM 与发射器衰减设置的关系 (4 MHz REF_CLK,LTE 2 MHz,64 QAM 调制 ) 图 48. Tx 二次谐波失真 (HD2) 与频率的关系 INTEGRATED PHASE NOISE ( rms).5.4.3.2. 8 9 2 2 22 23 24 25 26 27 846-46 Tx THIRD-ORDER HARMONIC DISTORTION (dbc) 2 3 35 4 45 5 55 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 6 8 9 2 2 22 23 24 25 26 27 ATT, ATT 25, ATT 5, 846-49 图 46. 积分 Tx LO 相位噪声与频率的关系 (4 MHz REF_CLK) 图 49. Tx 三次谐波失真 (HD3) 与频率的关系 Rev. B Page 22 of 32

Tx OIP3 (dbm) 3 25 2 5 5 Tx SINGLE SIDEBAND AMPLITUDE (dbc) 3 35 4 45 5 55 6 65 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 4 8 2 6 2 ATTENUATION SETTING (db) 846-5 7 8 9 2 2 22 23 24 25 26 27 846-52 图 5. Tx 三阶输出交调截点 (OIP3) 与衰减设置的关系 图 52. Tx 单边带 (SSB) 抑制与频率的关系 (3.75 MHz 偏移 ) 6 58 56 54 Tx SNR (db/hz) 52 5 48 46 44 42 4 3 6 9 2 5 ATTENUATION SETTING (db) 图 5. Tx 信噪比 (SNR) 与发射器衰减设置的关系 (LTE 2 MHz 目标信号, 噪声在 9 MHz 偏移条件下测量 ) 846-5 Rev. B Page 23 of 32

5.5 GHZ 频段 6 5 5 Rx NOISE FIGURE (db) 4 3 2 Rx EVM (db) 5 5 2 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) 5 图 53. Rx 噪声系数与频率的关系 846-53 72 67 62 57 52 47 42 37 32 5 INTERFERER POWER LEVEL (dbm) 图 56. Rx EVM 与干扰功率水平的关系 (WiMAX 4 MHz 目标信号,P IN = 74 dbm, WiMAX 4 MHz 阻塞,4 MHz 偏移 ) 846-56 4 3 RSSI ERROR (db) 2 Rx EVM (db) 5 5 2 2 3 9 8 7 6 5 4 3 2 INPUT POWER (dbm) 图 54. RSSI 误差与输入功率的关系 ( 折合至 5 dbm 输入功率,5.8 GHz) 846-54 6 55 5 45 4 35 3 图 57. Rx EVM 与干扰功率水平的关系 (WiMAX 4 MHz 目标信号, P IN = 74 dbm,wimax 4 MHz 阻塞,8 MHz 偏移 ) 7 INTERFERER POWER LEVEL (dbm) 846-57 5 68 Rx EVM (db) 5 2 Rx GAIN (db) 66 64 3 35 62 4 74 68 62 56 5 44 38 32 26 2 INPUT POWER (dbm) 846-55 6 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) 846-58 图 55. Rx EVM 与输入功率的关系 (64 QAM WiMAX 4 MHz 模式, 4 MHz REF_CLK,RF 频率合成器内部加倍 ) 图 58. Rx 增益与频率的关系 ( 增益指数 = 76, 最大设置 ) Rev. B Page 24 of 32

2 IIP3 (dbm) 5 5 5 5 POWER AT LNA INPUT (dbm/5khz) 2 4 6 8 2 6 6 26 36 46 56 66 76 Rx GAIN INDEX 846-59 2 5 5 2 25 3 FREQUENCY (GHz) 846-62 图 59. 三阶输入交调截点 (IIP3) 与 Rx 增益指数的关系 (f = 5 MHz,f2 = MHz) 图 62. LNA 输入端的 Rx 发射 ( 直流至 26 GHz,f LO_RX = 5.8 GHz,WiMAX 4 MHz) 8 7 9 IIP2 (dbm) 6 5 4 Tx OUTPUT POWER (dbm) 8 7 6 3 5 2 2 28 36 44 52 6 68 76 Rx GAIN INDEX 846-6 4 5. 5. 5.2 5.3 5.4 5.5. 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) 846-63 图 6. 二阶输入交调截点 (IIP2) 与 Rx 增益指数的关系 (f = 7 MHz,f2 = 7 MHz) 图 63. Tx 输出功率与频率的关系 ( 衰减设置 = db, 单音 ) 9.5 92.4 Rx LO LEAKAGE (dbm) 94 96 98 2 4 6 8 STEP LINEARITY ERROR (db).3.2....2.3.4 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) 846-6.5 2 3 4 5 6 7 8 9 ATTENUATION SETTING (db) 846-64 图 6. Rx 本振 (LO) 泄漏与频率的关系 图 64. Tx 功率控制线性度误差与衰减设置的关系 Rev. B Page 25 of 32

Tx OUTPUT POWER (dbm/mhz) 2 3 4 5 6 7 ATT db ATT 3dB ATT 6dB Tx CARRIER AMPLITUDE (dbc) 2 3 4 5 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 8 6 Tx EVM (db) 9 5 4 3 2 2 3 4 5 3 32 34 36 38 FREQUENCY OFFSET (MHz) 图 65. Tx 频谱与相对于载波频率的频率偏移的关系 (f LO_TX = 5.8 GHz, WiMAX 4 MHz 下行链路, 展示的是数字衰减变化 ) 4 2 4 6 8 ATTENUATION SETTING (db) 图 66. Tx EVM 与发射器衰减设置的关系 (WiMAX 4 MHz,64 QAM 调制, f LO_TX = 5.495 GHz,4 MHz REF_CLK,RF 频率合成器内部加倍 ) 846-65 846-66 Tx SECOND-ORDER HARMONIC DISTORTION (dbc) 7 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. 5 55 6 65 7 75 图 68. Tx 载波抑制与频率的关系 ATT, ATT 25, ATT 5, FREQUENCY (GHz) ATT, ATT 25, ATT 5, 8 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) ATT, ATT 25, ATT 5, 图 69. Tx 二次谐波失真 (HD2) 与频率的关系 846-68 846-69 INTEGRATED PHASE NOISE ( RMS).8.7.6.5.4.3.2. 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) 846-67 Tx THIRD-ORDER HARMONIC DISTORTION (dbc) 5 2 3 35 4 45 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 5 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) ATT, ATT 25, ATT 5, 846-7 图 67. 积分 Tx LO 相位噪声与频率的关系 (4 MHz REF_CLK,RF 频率合成器内部加倍 ) 图 7. Tx 三次谐波失真 (HD3) 与频率的关系 Rev. B Page 26 of 32

2 3 Tx OIP3 (dbm) 6 2 8 4 Tx SINGLE SIDEBAND AMPLITUDE (dbc) 35 4 45 5 55 6 65 ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, ATT, ATT 25, ATT 5, 4 4 8 2 6 2 ATTENUATION SETTING (db) 图 7. Tx 三阶输出交调截点 (OIP3) 与衰减设置的关系 (f LO_TX = 5.8 GHz) 846-7 7 5. 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6. FREQUENCY (GHz) 图 73. Tx 单边带 (SSB) 抑制与频率的关系 (7 MHz 偏移 ) 846-73 5 49 48 Tx SNR (db/hz) 47 46 45 44 43 42 3 6 9 2 5 ATTENUATION SETTING (db) 图 72. Tx 信噪比 (SNR) 与发射器衰减设置的关系 (WiMAX 4 MHz 目标信号, 噪声在 9 MHz 偏移条件下测量, f LO_TX = 5.745 GHz) 846-72 Rev. B Page 27 of 32

工作原理一般特性 AD9364 是一款高集成度的射频 (RF) 收发器, 能够配置用于广泛的应用, 在单个器件中集成了提供所有收发器功能的所有必要 RF 混合信号和数字模块 可编程能力使这款宽带收发器可以适用于多种通信标准, 包括频分双工 (FDD) 和时分双工 (TDD) 系统 此外, 这种可编程能力还允许通过单通道 2 位并行数据端口 双通道 2 位并行数据端口或 2 位低电压差分信令 (LVDS) 接口, 与各种基带处理器 (BBP) 相连接 AD9364 还提供了自我校准和自动增益控制 (AGC) 系统, 可以在多种温度和输入信号条件下维持高性能水平 另外, 器件还包括几种测试模式, 允许系统设计师插入测试音, 创建内部回送模式, 以便用于在原型制作过程中对设计进行调试, 并针对具体应用优化无线电配置 接收器接收器部分含有所有必要模块, 用于接收 RF 信号并将其转换成可供 BBP 使用的数字数据 它有三个输入, 可以多路复用至信号链, 使 AD9364 可以用于搭载多个天线输入的多频系统 接收器是一个直接变频系统, 含有一个低噪声放大器 (LNA), 其后是匹配相内 (I) 和正交 (Q) 放大器 混频器和频带整形滤波器, 该滤波器可以将接收到的信号下变频为基带, 以便进行数字化 外部 LNA 也可连接至该器件, 给设计师带来了极大的灵活性, 使其可以针对具体应用定制接收器前端 依据预编程增益指数映射, 可实现增益控制, 该映射将增益分配于各模块之间, 从而实现各电平下的性能优化 这可以通过在快速或慢速模式下使能内部 AGC 来实现, 也可通过手动增益控制来实现, 使 BBP 可以根据需要调整增益 此外, 各个通道还拥有独立的 RSSI 测量功能 直流失调跟踪功能和进行自我校准的所有必要电路 接收器包括 2 位 Σ-Δ 型 ADC 和可调采样速率, 可以从收到的信号产生数据流 数字化信号可以通过一系列抽取滤波器和一个完全可编程的 28 抽头 FIR 滤波器 ( 带有额外的抽取设置 ) 进一步调理 各个数字滤波器模块的采样速率可以通过更改抽取系数来进行调整, 从而产生需要的输出数 发射器发射器部分含有两个差分输出级, 可以多路复用至发射通道 发射通道提供所有必要的数字处理 混合信号和 RF 模块, 可以实现一个直接变频系统 从 BBP 收到的数字数据通过一个不带插值选项的完全可编程 28 抽头 FIR 滤波器 FIR 输出被发送到一系列插值滤波器, 在输出到达 DAC 之前, 提供额外的滤波和数据速率插值处理 每个 2 位 DAC 都拥有可调的采样速率 I 和 Q 通道都馈入 RF 模块以进行上变频 当转换为基带模拟信号时,I 和 Q 信号将进行滤波, 以移除采样伪像, 然后馈入上变频混频器 这里,I 和 Q 信号将重新组合起来, 并在载波频率下进行调制, 以便传输到输出级 组合信号还会通过模拟滤波器, 由它们提供额外的频带整形处理, 然后再将信号传输至输出放大器 发射通道提供较宽的细粒度衰减调整范围, 以帮助设计师优化信噪比 (SNR) 每个发射通道内置自我校准电路, 以支持自动实时调整 发射器模块同时提供一个 Tx 监控模块 该模块监控发射器输出, 并通过接收器通道将其送回 BBP, 以实现信号监控 Tx 监控模块仅在接收器空闲的 TDD 模式下可用 时钟输入选项 AD9364 运行时使用的参考时钟可由两个不同时钟源提供 第一个选择是使用一个专门的晶振, 其频率在 9 MHz 和 5 MHz 之前, 连接于 XTALP 和 XTALN 引脚之间 第二个选择是将一个外部振荡器或时钟分配器件 ( 如 AD9548) 连接至 XTALN 引脚 (XTALP 引脚保持断开状态 ) 如果使用外部振荡器, 则频率可在 MHz 和 8 MHz 之间变化 该参考时钟用于为频率合成器模块提供电源, 这些模块在器件内部生成所有数据时钟 采样时钟和本振 利用数字可编程 数字控制晶振 (DCXO) 功能来调节片内可变电容, 则可消除晶振频率误差 该电容可以调谐系统中的晶振频率变化, 结果产生精度更高的参考时钟, 而所有其他频率就是从这些时钟生成的 该功能也可配合片内温度检测功能使用, 以便在正常运行中提供振荡器频率温度补偿 Rev. B Page 28 of 32

频率合成器 RF PLL AD9364 含有两个完全相同的频率合成器, 用于为 RF 信号路径生成需要的 LO 信号 : 一个用于接收器, 一个用于发射器 锁相环 (PLL) 频率合成器采用小数 N 设计, 融入了完全集成式电压控制振荡器 (VCO) 和环路滤波器 在 TDD 模式下, 频率合成器会根据 Rx 和 Tx 帧的需要开启和关闭 在 FDD 模式下,Tx PLL 和 Rx PLL 可以同时激活 这些 PLL 不需要外部元件 BB PLL AD9364 还含有一个基带 PLL(BB PLL) 频率合成器, 用于生成所有基带相关时钟信号 这些包括 ADC 和 DAC 采样时钟 DATA_CLK 信号 ( 见 数字数据接口 部分 ) 和所有数据帧信号 该 PLL 的编程频率范围为 7 MHz 至 4 MHz, 具体取决于系统的数据速率和采样速率要求 数字数据接口 AD9364 数据接口采用并行数据端口 (P 和 P) 来在器件和 BBP 之间传输数据 数据端口可以配置为单端 CMOS 格式或差分 LVDS 格式 这两种格式都可以配置为多种方式, 以满足数据排序和数据端口连接的系统需求 具体包括单端口数据总线 双端口数据总线 单数据速率和双数据速率 总线传输是通过简单的硬件握手信令来控制的 两个端口可以工作在双向 ( 半双工 ) 模式或全双工模式, 在后一种模式下, 一半位数用于发射数据 一半用于接收数据 接口也可配置为只使用其中一个数据端口, 这适合不需要高数据速率而且倾向于使用较少接口引脚的应用 DATA_CLK 信号 AD9364 提供 DATA_CLK 信号, 接收数据时 BBP 可以使用该信号 DATA_CLK 信号可以设为提供单数据速率 (SDR) 时序的速率 ( 数据在各上升时钟沿采样 ), 也可设为提供双数据速率 (DDR) 时序 ( 同时在上升沿和下降沿捕获数据 ) SDR 或 DDR 时序适用于使用单端口或两个端口的工作模式 FB_CLK 信号对于发射数据, 接口以 FB_CLK 信号作为时序参考 对于突发控制信号,FB_CLK 允许源与上升沿捕获时序同步, 而对于发射信号突发, 则允许与上升沿 (SDR 模式 ) 或双沿捕获 (DDR 模式 ) 时序同步 FB_CLK 信号必须具有与 DATA_CLK 的频率和占空比 RX_FRAME 信号每当接收器输出有效数据时, 器件都会生成一个 RX_FRAME 输出信号 该信号有两个模式 : 电平模式 (RX_FRAME 在数据有效期间保持高电平 ) 和脉冲模式 (RX_FRAME 以 5% 的占空比脉动 ) 类似地,BBP 必须提供一个 TX_FRAME 信号, 以上升沿来指示有效数据传输的开始 与 RX_FRAME 信号相似,TX_FRAME 信号可以在整个突发过程中保持高电平, 或者以 5% 的占空比脉动 使能状态机 AD9364 收发器包括一个使能状态机 (ENSM), 允许对器件的当前状态进行实时控制 在正常运行过程中, 器件可以置于多种不同状态, 包括 待机 节能, 频率合成器被禁用 休眠 待机, 所有时钟 /BB PLL 被禁用 Tx Tx 信号链被使能 Rx Rx 信号链被使能 FDD Tx 和 Rx 信号链被使能 报警 频率合成器被使能 ENSM 有两种可能的控制方法 :SPI 控制和引脚控制 SPI 控制模式在 SPI 控制模式下, 通过写 SPI 寄存器, 从当前状态进入下一状态, 从而实现对 ENSM 的异步控制 SPI 控制被认为与 DATA_CLK 异步, 因为 SPI_CLK 可能派生自一个不同的参考时钟, 而且仍然能正常工作 当不需要对频率合成器进行实时控制时, 推荐采用 SPI 控制 ENSM 法 只要 BBP 能够精确执行 SPI 写操作,SPI 控制就可以用于实时控制 引脚控制模式在引脚控制模式下,ENABLE 引脚和 TXNRX 引脚的使能功能允许对当前状态进行实时控制 ENSM 支持 TDD 或 FDD 运行模式, 具体取决于相应 SPI 寄存器的配置 如果 BBP 有可以实时控制的额外控制输出, 允许用一个简单的双线接口来控制器件状态, 则建议使用 ENABLE 和 TXNRX 引脚控制方法 为了使 ENSM 的当前状态进入下一状态, 可以通过一个脉冲 ( 边沿在内部检测 ) 或电平来鸡翅 ENABLE 引脚的使能功能 使用脉冲时, 其最小脉冲宽度必须为一个 FB_CLK 周期 在电平模式下,ENABLE 和 TXNRX 引脚同样由 AD9364 检测其边沿, 而且必须符合相同的最小脉冲宽度要求, 即一个 FB_CLK 周期 Rev. B Page 29 of 32

在 FDD 模式下,ENABLE 和 TXNRX 引脚必须重新映射, 作为实时 Rx 和 Tx 数据传输控制信号 在该模式下, ENABLE 引脚用作 RXON 功能, 控制 Rx 路径的使能和禁用 ;TXNRX 引脚用作 TXON 功能, 控制 Tx 路径的使能和禁用 在该模式下,ENSM 将从系统中移除, 以便由这些引脚控制所有数据流 SPI 接口 AD9364 通过一个串行外设接口 (SPI) 与 BBP 通信 SPI 可以配置为 4 线接口, 带有专门的接收和发射端口, 也可以配置为 3 线接口, 带一个双向数据通信端口 该总线允许 BBP 通过一种简单地址数据串行总线协议, 设置所有器件控制参数 写命令遵循一种 24 位格式 前 6 位用于设置总线方向和需要传输的字节数 接下来的 位数据的写入地址 最后 8 位是将被传输至指定寄存器地址 (MSB 至 LSB) 的数据 AD9364 还支持 LSB 优先格式, 允许命令以 LSB 至 MSB 格式写入 在该模式下, 对于多字节写命令, 寄存器地址将递增 读命令遵循相似的格式, 区别在于, 前 6 位在 SPI_DI 引脚上传输, 最后 8 位从 AD9364 中读取 ; 如果是 4 线模式, 则在 SPI_DO 引脚上完成, 如果是 3 线模式, 则在 SPI_DI 引脚上完成 控制引脚控制输出 (CTRL_OUT7 至 CTRL_OUT) AD9364 提供 8 个同步实时输出信号, 用作 BBP 的中断 这些输出可以配置为输出一些内部设置和测量值,BBP 在监控收发器在不同情况下的性能时可以使用这些设置和测量值 控制输出指针寄存器选择将哪些信息输出到这些引脚, 而控制输出使能寄存器则决定 BBP 将激活哪些信号以便监控 用于手动增益模式的信号 校准标志 状态机状态和 ADC 输出都是可以在这些引脚上监控的部分输出 控制输入 (CTRL_IN3 至 CTRL_IN) AD9364 提供 4 个边沿检测控制输入引脚 在手动增益模式下,BBP 可以用这些引脚来实时更改增益表索引 在发射模式下,BBP 可以使用两个这些引脚来实时更改发射增益 GPO 引脚 (GPO_3 至 GPO_) AD9364 提供 4 个支持 3.3 V 的通用逻辑输出引脚 :GPO_3 GPO_2 GPO_ 和 GPO_ 这些引脚可以用于通过 AD9364 SPI 总线控制其他外设器件, 比如稳压器 开关等, 或者, 也可充当内部 AD9364 状态机的从机 辅助转换器 AUXADC AD9364 含有一个辅助 ADC, 可以用来监控温度 功率输出等系统功能 该转换器为 2 位宽, 输入范围为.5 V 至 VDDAP3_BB.5 V 使能时,ADC 处于自由运行状态 SPI 读操作提供在 ADC 输出端锁存的最后值 借助位于 ADC 之前的一个多路复用器, 用户可以在 AUXADC 输入引脚与内置温度传感器之间进行选择 AUXDAC 和 AUXDAC2 AD9364 含有两个完全相同的辅助 DAC, 可以提供功率放大器 (PA) 偏置或其他系统功能 辅助 DAC 为 位宽, 输出电压范围为.5 V 至 VDD_GPO.3 V, 电流驱动为 ma, 可以通过内部使能状态机直接控制 Rev. B Page 3 of 32

封装和订购信息外形尺寸 A BALL CORNER.. SQ 9.9 8.8 SQ.8 2 9 8 7 6 5 4 3 2 A B C D E F G H J K L M A BALL CORNER TOP VIEW.6 REF BOTTOM VIEW DETAIL A.7 MAX DETAIL A. MIN.32 MIN SEATING PLANE.5.45.4 BALL DIAMETER COPLANARITY.2 COMPLIANT TO JEDEC STANDARDS MO-275-EEAB-. -8-2-A 图 74. 44 引脚 CSP_BGA 封装 (BC-44-7) 尺寸单位 :mm 订购指南 型号 温度范围 封装描述 封装选项 AD9364BBCZ 4 C 至 44 引脚 CSP_BGA BC-44-7 AD9364BBCZREEL 4 C 至 44 引脚 CSP_BGA BC-44-7 Z = 符合 RoHS 标准的器件 Rev. B Page 3 of 32

注释 23 24 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D846sc--2/4(B) Rev. B Page 32 of 32