摘要 I

摘要 I

摘要 摘要随着通信技术的快速发展, 通信频谱越来越拥挤, 为了使频率在通信工作时能充分利用所占用的通频带, 需要高稳定度的工作频率 尽管许多晶振振荡器, 比如石英晶体振荡器等, 可以产生高精度的频率, 但是由于其价格昂贵, 而且体 积比较大, 因此在实践中人们通常采用其他技术来实现 基于锁相环的频率综合 器是一种比较常用用的技术, 它相比晶体振荡器具有价格便宜, 体积更小而且频 率的精度也可以比较高 论文在对锁相环技术的发展历史和现状的研究基础上, 从锁相环系统的工作原理入手, 分析 PLL 的数学模型 稳定性以及噪声特性, 本次设计是基于 CSMC.35um 标准 CMOS 工艺, 设计的频率综合器最后能准确锁定在 900MHz 设计采用自顶向下的设计方法, 首先根据 PLL 数学模型, 相位噪声和四阶无源滤波器算法的分析, 得出系统响应的环路和滤波器参数, 再用 Verilog AMS 语言对选取的环路参数进行 PLL 系统级建模, 以此来验证参数选取的正确性, 最后根据系统建模所选取的环路参数对 PLL 进行晶体管级设计并仿真 本论文采用 Sigma-Delta 调制小数分频的电荷泵锁相环设计, 针对 Sigma-Delta 对有理数小数分频会产生小数杂散, 论文使用 m 序列作为 Sigma-Delta 中的第二和第三级的输入, 从而减小小数杂散的影响 VCO 是 PLL 的核心模块, 它影响着 PLL 的带外噪声, 为了减小 VCO 的相位噪声, 从公式出发, 采用交叉耦合结构的延迟单元, 降低相位噪声, 输出频率范围达到 761.4MHz~1.164GHz, 相位噪声是 -107.2dBc/Hz@600KHz 由于对 CSMC.35um 工艺而言普通的触发器结构的工作频率达不到 900MHz, 所以采用 CML 和 TSPC 两种 快速触发器的结构来实现, 分频器采用由 2/3 双模分频单元级联而成的多模分频器, 其中 2/3 双模分频单元采用 CML 或者 TSPC 的结构搭建而成 最后 PLL 仿真可知, 锁定时间大约是 70uS, 输出相位噪声为 -98dBc/Hz@600KHz 关键字 : 锁相环 ;Sigma-Delta; 多模分频器 III

Abstract Abstract With the development of technology, the communication frequency spectrum is more and more crowded. In order to take full advantage of spectrum, it need high stable frequency. Many crystal oscillator, as quartz crystal oscillator, can achieve high accurate frequency, but because its price is expensive and size is very large, people has to use other technology to realize. The technology is of PLL frequency synthesizer is used widely. This technology can achieve high accurate frequency. Its cost and size is reasonable. Based on the research for the PLL s technology history and current state, from its theory of work, this thesis analyzes its mathematics model, stability and noise characteristics. This work has designed a frequency synthesizer, can lock in 900MHz accurately, based on standard CMOS process of CSMC.35um. This design was carried out using the Top-Down method. Firstly, according to the analysis of PLL s mathematics model, phase noise and the algorithm of 4 order passive filter. We can obtain loop and filter parameters of system response. Then in order to verify accuracy of the loop parameters, the system level was established using Verilog AMS with selected loop parameters. At last, the PLL transistor-level was designed and simulated with the loop parameters form result of system level. This thesis has designed charge pump PLL with the structure of Sigma-Delta modulator fractional divider. To suppress fractional spurs, an digital Sigma-Delta modulator with its second and third stage dithered by m-series. VCO is PLL kernal module, it effect out of band phase noise. To decrease VCO phase noise, employing delay cell of cross-coupled structure. At last the VCO output frequency range is 761.4MHz~1.164GHz, the phase noise is -107.2dBc/Hz@600KHz. The common trigger s work frequency cannot reach 900MHz with CSMC.35um CMOS process, so we can adopt current model logic (CML) and true single phase clock (TSPC). Then constructing 2/3 dual-modulus divider cell with the structure of CML or TSPC. At last we can obtain the multi-modulus divider with cascading of 2/3 dual-modulus divider. From the PLL simulation result, we know the settling time is about 70uS, the III

Abstract phase noise is -98dBc/Hz@600KHz. KEY WORDS: PLL, Sigma-Delta, Multi-modulus divider IV

目录 目录 第一章绪论... 1 1.1 选题背景... 1 1.2 频率综合器的发展和研究意义... 2 1.3 论文的工作与结构... 3 第二章锁相环频率综合器的原理... 5 2.1 锁相环的环路组成... 5 2.1.1 鉴频鉴相器... 5 2.1.2 电荷泵... 7 2.1.3 低通滤波器... 10 2.1.4 压控振荡器... 11 2.1.5 分频器和 Sigma-Delta 调制器 (SDM)... 11 2.2 锁相环的环路分析... 14 2.3 锁相环的相位噪声分析... 17 2.4 本章小结... 21 第三章锁相环的系统建模... 22 3.1 环路参数确定... 22 3.2 Verilog-AMS 的系统行为建模... 26 3.2.1 数字电路的建模... 27 3.2.2 模拟电路的建模... 29 3.3 系统建模的整体仿真... 34 3.4 本章小结... 35 第四章锁相环的电路设计与仿真... 36 4.1 鉴频鉴相器设计... 36 4.2 电荷泵的设计... 38 4.3 滤波器设计... 41 4.4 压控振荡器设计... 41 4.4.1 振荡器概述... 41 4.4.2 环型压控振荡器... 42 4.5 分频器设计... 48 4.5.1 快速触发器设计... 48 4.5.2 可编程分频器设计... 57 4.5.3 分频器仿真... 63 4.6 锁相环整体电路仿真... 64 4.7 本章小结... 67 第五章结论与展望... 68 5.1 论文工作总结... 68 5.2 项目展望... 68 V

目录 参考文献... 70 致谢... 74 VI

Contents Contents Chapter 1 Introduction... 1 1.1 Research Background... 1 1.2 Development of Frequency Synthesizer and Research meaning... 2 1.3 Origanization and work of Thesis... 3 Chapter 2 Theory of PLL Frequency Synthesizer... 5 2.1 Loop Organization of PLL... 5 2.1.1 Phase Frequency Detector... 5 2.1.2 Charge Pump... 7 2.1.3 Low Pass Filter... 10 2.1.4 Voltage Control Oscillator... 11 2.1.5 Divider and Sigma-Delta Modulator(SDM)... 11 2.2 Loop Analysis of PLL... 14 2.3 Phase Noise Analysis of PLL... 17 2.4 Summary of This Section... 21 Chapter 3 System Modeling of PLL... 22 3.1 Loop Parameters Determanation... 22 3.2 Behavioral Modeling with Verilog-AMS... 26 3.2.1 Digital Circuit Modeling... 27 3.2.2 Analog Circuit Modeling... 29 3.3 Whole Simulation of System Modeling... 34 3.4 Summary of This Section... 35 Chapter 4 Circuit Design and Simulation of PLL... 36 4.1 Phase Freqeuncy Detector Design... 36 4.2 Charge Pump Design... 38 4.3 Filter Design... 41 4.4 VCO Design... 41 4.4.1 Oscillator Introduntion... 41 4.4.2 Ring-VCO Simultion... 42 4.5 Divider Design... 48 4.5.1 Fast Trigger Design... 48 4.5.2 Programmable Divider Design... 57 4.5.3 Divider Simulation... 63 4.6 Whole PLL Circuit Simulation... 64 4.7 Summary of This Section... 67 第五章 Conclusion and Preview... 68 5.1 Summary of This Paper... 68 5.2 Future Work... 68 VII

Contents References... 70 Acknowledgement... 74 VIII

第一章绪论 第一章绪论 1.1 选题背景在 19 世纪末 20 世纪初 Senatore Guglielmo Marconi 跨越大西洋成功地发送和接收了无线电信号 [1][2], 此后, 无线通信领域的变化日新月异 近半个世纪由 于半导体技术的成熟, 无线通信技术及其应用得到了非常快速的发展 高性能 低成本的 CMOS 工艺的进步, 使芯片上单位面积内可以集成越来越多的数字功 能, 从而可以采用复杂的编解码和调制解调算法, 获得高性能的无线通信 目前的无线通信主要以语音通信为主, 最广泛的应用是手机移动通信, 从 1G 的模拟蜂窝系统, 到以 GSM CDMA 协议为主的 2G 的数字通信, 以及现在的基于 WCDMA 的通用移动通信系统 ( 即 3G) 在无线通信系统中, 主要有接收和发送机, 接收机的功能是恢复包含在所接收信号中的信息信号, 它主要实现对信号进行解调 信号滤波以及噪声抑制等 发送机是将电信号转换为合适信道传输的形式, 而它的功能与接收机相反, 主要完成调制 ( 包括幅度和相位 ), 信号滤波以及放大等功能 一个完整的收发机包括频率综合器, 滤波器, 混频器 ( 上变频和下变频 ), 低噪声放大器 (LNA), 功率放大器 (PA) 以及数模转换等一些分立的模拟模块实现的单片集成电路, 图 1-1 给出了一个典型的无线接收机和发射机的系统框图 图 1-1 无线接收机和发射机的典型系统框图 由收发机的结构图可知, 在通信时主要是根据信道的选择进行切换, 这主要 通过滤波器来实现, 而信道的切换主要是通过频率综合器的输出频率的变化来实 1

基于 ΣΔ 调制 900MHz 的频率综合器设计 现 所以作为无线通信中的关键部件, 频率综合器 ( 用于产生本地振荡信号 ) 发 挥了极其重要的作用 1.2 频率综合器的发展和研究意义 频率综合器的发展经历了漫长的时期, 也产生了众多的实现结构以及实现方 式, 根据实现策略的不同, 频率综合器可以分为三大类 : 直接模拟实现方法 ( 采 用混频 滤波及除法 ), 直接数字频率合成器 (DDFS: Direct DigitalFrequency Synthesizer) 和间接频率合成 ( 基于 PLL 的频率合成 ) [3] 直接模拟频率合成是利用晶振产生多个时钟频率, 再通过混频和滤波实现频 率合成, 这种实现方式是早期经常采用的结构, 虽然这种实现频率合成的优点是 频率切换快以及频率精度小, 但是由于其集成度低 相位噪声性能差 杂散严重 等缺陷已经很少被采用 直接数字频率合成器的基本结构如图 1-2 所示, 它由 Tierney 在 1971 年提出 [4], 它的工作原理是频率控制字在参考频率工作的时钟下 通过相位累加器, 得到数字相位的输出, 再经过存储器, 通过查找表的方式得到 对应的数字幅值, 然后通过 DAC 和 LPF 得到相应的正弦信号 图 1-2 直接数字频率合成器拓扑结构 这种方法的最大缺点需要较大的存储器, 尽管现在有很多的措施可以减小存 储器的面积 [5][6], 但仍会产生很大的面积 而且速度也是它的一个限制因素, 由 于直接数字频率合成器是一个采样系统, 从而受采样定理的限制, 导致它很难直 接应用于射频系统中 ; 另外由于采用高频时钟同步, 其功耗很大, 这样就与低功 耗的设计目标相违背 但是在频率精度要求小 切换时间短的通信系统 ( 如快速 跳变通信 ) 中, 这种合成技术得到了广泛地应用 间接频率合成器 ( 基于 PLL 的频率合成 ) 如图 1-3 所示, 它是当今频率合成 器设计的主流 它有整数 -N 结构 [7] [8], 双 / 多环路结构及小数 -N [9] 结构三种结构 2

第一章绪论 图 1-3 间接频率合成 整数 -N 结构是指反馈的分频数是整数, 它的原理是通过比较输入参考频率 和经过分频器后的反馈频率的相位, 并将其转化为电压, 通过滤波器的滤除高频成分, 作为压控振荡器的输入电压, 从而产生输出频率 这种结构具有低功耗, 低噪声的优点, 但是其频率分辨率不高 ( 等于参考频率 ), 从而环路带宽的选取受到限制, 使锁定时间很长 双 / 多环路结构采用两个或多个 PLL 实现, 其中一个实现固定的高频, 其它的变化的频率输出则可以在低频下实现, 最后通过一个混频器进行频率相加, 这样设计相对简单, 也能一定程度上缓解环路带宽和频率分辨率之间的矛盾, 但这种架构占用较大芯片面积, 功耗也会增加, 而最后的混频器的非线性会产生各种谐波及相位噪声 小数 -N 结构目前是比较流行的一种 PLL 结构, 它与整数频率合成器的原理相似, 只是在每个时刻频率分频器的分频模数是可变的 相比于整数分频形式的频率综合器, 小数 -N 的结构中所选取的频率分辨率可以更高, 因而它可以选择较大的输入参考频率, 降低反馈路径的分频值, 由于 PLL 的带内输出噪声与分频值存在平方关系, 因此可以改善合成器的带内输出噪声, 而且其频率分辨率和环路带宽可以取得一个很好的折中 所以小数 -N 结构的频率综合器是当今研究锁相环的一个主流, 这种结构也是本论文 设计所选取的一种基本结构 虽然晶体振荡器的频率精确度比较理想, 但是当需要工作在高频 (>100MHz) 条件下的晶体振荡器所需的成本和体积在集成电路中是不能容忍的 而基于锁相环的频率综合器不仅可以提供可编程的频率输出的要求, 还可以为收发机以及处理器提供所需频率 1.3 论文的工作与结构论文首先分析锁相环的基本原理, 根据 Dean Banerjee 对锁相环环路参数的算法分析, 得到锁相环各个模块的参数值, 再使用 Verilog-AMS 对锁相环进行建 3

基于 ΣΔ 调制 900MHz 的频率综合器设计 模, 从而为电路设计提供指导性意见, 最后电路设计基于 CSMC.35umCMOS 工艺, 采用 Sigma-Delta 调制方式实现小数分频的锁相环, 在分频器模块中使用 TSPC 和 CML 两种快速触发器结构来搭建多模分频器 论文的设计目标如表 1-1 所示 锁定时间 锁定频率 相位噪声 功耗 表 1-1 PLL 设计指标 <100uS 900MHz < -95dBc/Hz@600KHz <50mW 本论文的结构安排如下 : 第一章主要介绍了有关无线通信系统和频率综合器的发展, 分析了所能实现的频率综合器的基本架构以及各个架构的优缺点, 为本次论文设计架构的选取铺垫知识 第二章主要讲述了小数锁相环频率综合器的基本架构, 讲解了各个模块的功能, 以及在设计时所存在的问题和相应的解决方法, 并利用数学模型对环路和相位噪声进行了分析 第三章分析了各个环路参数的影响, 并根据 Dean Banerjee 提出的关于 PLL 中四阶无源滤波器的算法, 确定并计算环路参数, 再基于 Verilog AMS 对 PLL 进行系统建模验证环路参数选取的正确性, 为电路设计提供指导性的意见 第四章主要是介绍了鉴频鉴相器, 电荷泵, 滤波器, 压控振荡器以及分频器 (Sigma-Delta 和高速多模分频器 ) 模块的电路设计并通过 Spectre 仿真来满足要求 最后将 PLL 的各个模块整合后进行整体仿真, 再根据相应相位噪声的算法得到各个模块的噪声, 由仿真结果可知频率综合器的锁定时间, 相位噪声以及功耗的指标满足基本要求 最后总结了本次论文的工作, 介绍了研究的内容和贡献, 并指出了工作的不足和对后续工作的展望 4

第二章锁相环频率综合器的原理 第二章锁相环频率综合器的原理 第一章中介绍了基于锁相环的频率综合器是目前比较盛行的一种结构, 锁相环是一个闭环的跟踪系统, 它能使压控振荡器的输出相位跟踪输入信号的相位的变化而变化 2.1 锁相环的环路组成 小数锁相环是由鉴频鉴相器 (Phase Frequency Detector, PFD) 电荷泵 (Charge Pump, CP) 环路低通滤波器(Low Pass Filter, LPF) 压控振荡器 (Voltage Controlled Oscillator, VCO) 分频器以及 Sigma-Delta 调制器 (SDM), 如图 2-1 所示, 其中 Sigma-Delta 调制器和分频器实现小数分频的功能 图 2-1 小数 PLL 拓扑结构 2.1.1 鉴频鉴相器 PFD 位于锁相环的最前端, 其结构如图 2-2, 它主要是由 D 触发器和一个与 门组成 其功能是检测输入信号和反馈信号的频率和相位差, 从而产生三种逻辑状态即对电荷泵进行充电 放电和保持 但是这种 PFD 有个很常见的问题, 就是 死区 的问题 [10], 这是由于当 UP 和 DN 信号都为高电平时, 到达复位经过的延时过短, 不能满足信号的上升和下降时间以及电荷泵的开启与关闭时间的要求, 使环路对一些小的相位差不能做出任何响应, 以至于 PLL 不能锁定 解决的办法是在与门和复位之间插入一定的延时, 使得电荷泵的开启和关闭时间可以得到响应, 但是插入的延时时间过长, 会导致输出的相位噪声性能变差, 所以延长时间的选取一定要折中考虑 5

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