Microsoft Word - Ch04-1.doc

Transcription

1 順序邏輯 4-1 正反器 4-2 非同步計數器 4-3 同步計數器 4-4 利用 IC 模組製作計數器 4-5 微分電路 4-6 防彈跳電路 4-7 動動腦順序邏輯練習

2 組合邏輯電路的輸出各種狀態僅與其電路當時的輸入有關, 而順序邏輯電路則是目前輸入 輸出狀態皆影響下一個輸入輸出狀態 它比組合邏輯電路多了一個含有記憶元件的回授網路, 使它上一步的輸出結果會影響到下一步, 順序邏輯電路中, 除了邏輯閘電路外, 尚有一個很重要的元件, 就是正反器 (flip-flop, 簡稱 FF), 它是個雙穩態多諧振盪器, 輸出具有兩種穩定狀態 它有兩個輸出端, 分別輸出相反的狀態, 即當其一端輸出高態時, 另一端為其反相輸出成為低態 它是個具有記憶裝置的電路, 在一穩定狀態輸出下, 若沒有觸發信號使它改變輸出狀態, 它會維持此一固定狀態輸出 以下各節將分別介紹順序邏輯之基本及應用電路 4-1 正反器 RS 閂 (Latch) RS 閂可分成兩種結構, 一種是由 NAND 閘組成, 另一種則是由 NOR 閘組成 電路有兩輸入端, 分別命名 S 及 R,S 代表設置端 (Set),R 代表重置端 (Reset) 輸出端有兩個,Q 代表其輸出端, Q 表示為反相輸出端 其電路結構及真值表如下 : 1. NAND 閘組成電路及真值表 圖 NAND 閘組成 RS 閂電路 表 NAND 閘 RS 閂真值表一 S R Q n 不合邏輯 Q n 4-2

3 第 4 章 順序邏輯 表 NAND 閘 RS 閂真值表二 S R Q n Q n 不合邏輯 不合邏輯 由電路圖 可知, 兩 NAND 的輸出皆回授至另一個 NAND 閘的輸入, 此種結構稱 RS 閂 其中以 S 及 R 代表兩輸入端, 兩輸出端分別為輸出狀態 Q 及其反相輸出 Q 真值表一中,Q n 代表現在的輸出狀態,Q n+1 代表下一個狀態的輸出 當 S 及 R 兩輸入端皆為 0 時, 因為 NAND 閘只要有一輸入端為 0, 其輸出即為 1 故在此種情況下,Q 與 Q 皆變成 1, 而任一變數及該變數的反相不可能同時為 1, 所以此輸入狀態不合邏輯, 不可在電路中出現, 在使用上要避免用到此種情況 當 S=0,R=1 時,Q n+1 =0, 代表下一個狀態為 0 當 S=1,R=0 時,Q n+1 =1, 代表下一個狀態為 1 當 S=1,R=1 時,Q n+1 = Q n, 代表下一個狀態為與現在的狀態一樣, 維持不變 因此, 表 真值表的寫法也可寫成如表 真值表二的狀態 2. NOR 閘組成 圖 NOR 閘組成 RS 閂電路 4-3

4 表 NOR 閘 RS 閂真值表一 S R Q n Q n 不合邏輯 表 NOR 閘 RS 閂真值表二 S R Q n Q n 不合邏輯 不合邏輯 由電路圖 可知, 兩 NOR 的輸出皆回授至另一個 NOR 閘的輸入, 此種結構稱 RS 閂 其中以 S 及 R 代表兩輸入端, 兩輸出端分別為輸出狀態 Q 及其反相輸出 Q 真值表一中,Q n 代表現在的輸出狀態,Q n+1 代表下一個狀態的輸出 當 S 及 R 兩輸入端皆為 1 時, 因為 NOR 閘只要有一輸入端為 1, 其輸出即為 0 故在此種情況下,Q 與 Q 將變成 0, 而任一變數及該變數的反相不可能同時為 0, 所以此輸入狀態不合邏輯, 不可在電路中出現, 在使用上要避免用到此種情況 當 S=0,R=1 時,Q n+1 =0, 代表下一個狀態為 0 當 S=1,R=0 時, Q n+1 =1, 代表下一個狀態為 1 當 S=0,R=0 時,Q n+1 =Q n, 代表下一個狀態為與現在的狀態一樣, 維持不變 因此, 表 真值表一的寫法也可寫成如表 真值表二的狀態 4-4

5 第 4 章 順序邏輯 RS 正反器 在 RS 閂中, 當 R 與 S 狀態一有改變時, 輸出即會有相對應的變化, 而很難明確定出下一個狀態是何時 因此, 若在輸入端部份配合邏輯閘以及時脈 (Clock) 信號, 便能以一個時脈週期當成一個狀態的時間, 便有了 RS 正反器 1. 電路圖 2. 符號 圖 NOR 閘組成 RS 閂電路 3. 真值表 圖 表 RS 正反器真值表一 S R CK Q n+1 ψ ψ 0 Q n Q n 不合邏輯 4-5

6 表 RS 正反器真值表二 S R Q n CK Q n+1 ψ ψ ψ ψ 不合邏輯 不合邏輯 由電路圖 可知, 當 CK=0 時,AND 閘輸出為 0, 此時 NOR 閘 RS 閂的輸入為 00, 代表 Q n 狀態維持不變 只有當 CK=1 時,RS 閂才會隨著 R 與 S 的輸入改變狀態 此表示每次 CK=1 時, 正反器狀態改變一次 真值表一中, ψ(don t care) 代表可為 0 或 1, 即表示當 CK=0 時, 不管 R 與 S 狀態是 0 或 1, 輸出皆不受影響, 維持不變 當 CK=1 時, 則輸出有如一般之 RS 閂 表 真值表一的寫法也可寫成如表 真值表二的狀態 4. 特性方程式 (Characteristic equation) 由表 真值表二可得輸出端 Q n+1 與輸入 R,S,Q n 間布林函數的關係如下 : Q = RSQ + RSQ + n+ 1 n n RSQ n 經由化簡, 可知輸出的特性方程式如下 : Q n+ 1 SR = S + RQ = 0 n ( 其中 SR=0 表示 S 與 R 不可同時為 1, 因為會產生不合邏輯的現象 ) 5. 激勵表 : 由真值表可知輸入對輸出的狀態變化, 但若已知輸出的狀態變化情形, 想要推論輸入是什麼狀態, 則需激勵表 如表 所示為 RS 正反器之真值表, 由真值表可知當 Q n 變成 Q n+1 的狀態是由 0 變成 0 時, 這時的輸入 S 與 R 有兩 4-6

7 第 4 章 順序邏輯 種可能, 一是 SR=00, 一是 SR=01 由此可知, 只要 S=0, 不管 R 是 0 或 1, 當 Q n 為 0 時, 它的下一狀態 Q n+1 都會維持為 0 當 Q n 變成 Q n+1 的狀態是由 0 變成 1 時, 這時的輸入 S 與 R 只有一種可能, 就是 SR=10 由此可知, 只要 S=1, R 是 0, 當 Q n 為 0 時, 它的下一狀態 Q n+1 都會轉態為 1 當 Q n 變成 Q n+1 的狀態是由 1 變成 0 時, 這時的輸入 S 與 R 只有一種可能, 就是 SR=01 由此可知, 只要 S=0,R 是 1, 當 Q n 為 1 時, 它的下一狀態 Q n+1 都會轉態為 0 當 Q n 變成 Q n+1 的狀態是由 1 變成 1 時, 這時的輸入 S 與 R 有兩種可能, 一是 SR=00, 一是 SR=10 由此可知, 只要 R=0, 不管 S 是 0 或 1, 當 Q n 為 1 時, 它的下一狀態 Q n+1 都會維持為 1 由此便可求得 RS 正反器的激勵表 如表所示,Q n Q n+1 表示輸出端的狀態改變,0 0 表示輸出端 Q n =0 變成下一狀態時 Q n+1 =0, 以此類推 ψ(don t care) 表示其值可以是 0 或 1 而不影響結果 表 RS 正反器激勵表 Q n Q n+1 S R ψ ψ 0 表 RS 正反器之真值表三 S R Q n Q n 不合邏輯 不合邏輯 D 型正反器 將 RS 正反器之兩輸入端經由一個反閘 (NOT 閘 ) 連接而變成一個輸入端 D, 即成為 D 型正反器 其特性為當時脈 CK=1 時, 輸入若 D=0, 則輸出 Q n =0, 輸入若 D=1, 則輸出 Q n =1 4-7

8 1. 電路圖 圖 D 型正反器電路圖 2. 符號 圖 真值表 表 D 型正反器之真值表一 D CK Q n+1 ψ 0 Q n 表 D 型正反器之真值表二 D Q n CK Q n+1 ψ ψ 特性方程式 由真值表知, 其下一狀態之輸出 Q n+1 與輸入 D 及現在狀態 Q n 之布林函數為 : Q n+1 =D 4-8

9 第 4 章 順序邏輯 5. 激勵表由真值表可知當 Q n 變成 Q n+1 的狀態是由 0 變成 0 時,D 一定是 0, 當 Q n 變成 Q n+1 的狀態是由 0 變成 1 時,D 一定是 1, 當 Q n 變成 Q n+1 的狀態是由 1 變成 0 時,D 一定是 0, 當 Q n 變成 Q n+1 的狀態是由 1 變成 1 時,D 一定是 1 由此可得如表 D 型正反器激勵表 表 D 型正反器激勵表 Q n Q n+1 D JK 正反器 將 RS 正反器之兩輸入端經由兩個三輸入及閘 (AND 閘 ) 連接即可變成如圖之 JK 正反器 其特性比 RS 正反器多了一個恆變 ( 輸出為輸入之反相 ) 的功能 為當時脈 CK=1 時, 輸入若 JK=00, 則輸出維持不變 Q n+1 =Q n, 輸入若 JK=01, 則輸出 Q n+1 =0, 輸入若 JK=10, 則輸出 Q n+1 =1, 輸入若 JK=11, 則輸出變成恆變 Q n+1 = Q 1. 電路圖 n 2. 符號 圖 JK 正反器電路圖 圖

10 3. 真值表 表 JK 正反器真值表一 J K CK Q n+1 ψ ψ 0 Q n Q n Q n 表 JK 正反器真值表二 J K Q n CK Q n+1 ψ ψ ψ ψ 特性方程式由表 真值表二可知下一狀態之輸出 Q n+1 與輸入 J,K 及現在狀態 Q n 之布林函數為 : Qn +1 = J KQn + J KQn + J KQ + JKQn 經由化簡可得特性方程式 : Qn +1 = JQn + KQn 5. 激勵表如表 所示為 JK 正反器之真值表, 由真值表可知當 Q n 變成 Q n+1 的狀態是由 0 變成 0 時, 這時的輸入 J 與 K 有兩種可能, 一是 JK=00, 一是 JK=01 由此可知, 只要 J=0, 不管 K 是 0 或 1, 當 Q n 為 0 時, 它的下一狀態 Q n+1 都會維持為 0 當 Q n 變成 Q n+1 的狀態是由 0 變成 1 時, 這時的輸入 J 與 K 有兩種可能, 一是 JK=10, 一是 JK=11 由此可知, 只要 J=1, 不管 K 是 0 或 1, 當 Q n 4-10

11 第 4 章 順序邏輯 為 0 時, 它的下一狀態 Q n+1 都會轉態為 1 當 Q n 變成 Q n+1 的狀態是由 1 變成 0 時, 這時的輸入 J 與 K 有兩種可能, 一是 JK=01, 一是 JK=11 由此可知, 只要 K=1, 不管 J 是 0 或 1, 當 Q n 為 1 時, 它的下一狀態 Q n+1 都會轉態為 1 當 Q n 變成 Q n+1 的狀態是由 1 變成 1 時, 這時的輸入 J 與 K 有兩種可能, 一是 JK=00, 一是 JK=10 由此可知, 只要 K=0, 不管 J 是 0 或 1, 當 Q n 為 1 時, 它的下一狀態 Q n+1 都會維持為 1 由此便可求得 JK 正反器的激勵表 表 JK 正反器激勵表 Q n Q n+1 J K ψ ψ 1 0 ψ ψ T 型正反器 將 JK 正反器之兩輸入端 J 與 K 連接在一起變成單一輸入端, 稱為 T 型正反器, 此 T 型正反器只有兩種狀態, 當 T=0 時, 輸出維持不變, 下一個輸出狀態與現在狀態相同,Q n+1 =Q n 當 T=1 時, 輸出為恆變, 下一個輸出狀態與現在狀態相反,Q n+1 = Q n 1. 電路圖 圖 T 型正反器電路圖 2. 符號 圖

12 3. 真值表 表 T 型正反器真值表一 T CK Q n+1 ψ 0 Q n 0 1 Q n 1 1 Q n 表 T 型正反器真值表二 T Q n CK Q n+1 ψ ψ 特性方程式由表 真值表二可知下一狀態之輸出 Q n+1 與輸入 T 及現在狀態 Q n 之布林函數為 : Q n+1 = TQ n + TQn Q n+1 = T Q n 5. 激勵表由表 真值表二可知當 Q n 變成 Q n+1 的狀態是由 0 變成 0 時,T 一定是 0, 當 Q n 變成 Q n+1 的狀態是由 0 變成 1 時,T 一定是 1, 當 Q n 變成 Q n+1 的狀態是由 1 變成 0 時,T 一定是 1, 當 Q n 變成 Q n+1 的狀態是由 1 變成 1 時,T 一定是 0 由此可得如表 激勵表 表 T 型正反器激勵表 Q n Q n+1 T

13 第 4 章 順序邏輯 邊緣觸發之 RS 正反器 由上述真值表可知, 當時序信號為 1( 高態 ) 時, 正反器電路輸出狀態會隨輸入改變, 但當時序信號的高態若維持很久, 則很難得知正反器輸出狀態改變幾次 在順序邏輯中, 基本上希望時序信號產生一次高態時, 正反器輸出只改變一次, 因此有了邊緣觸發 (edge triggering) 的正反器, 即正反器在時序信號狀態改變時才觸發, 輸出才隨著改變 當時序信號由 0( 低態 ) 變成 1( 高態 ) 時, 正反器輸出狀態改變者稱正緣觸發 (positive edge triggering), 當時序信號由 1 變成 0 時, 正反器輸出狀態改變者稱負緣觸發 (negative edge triggering) 圖 (1) 正緣觸發之 RS 正反器符號為在時脈輸入端 (CK) 處多一個三角形, 負緣觸發則是又多了一個圓圈, 用以代表反相 (2) 正緣觸發之 RS 正反器符號 (3) 負緣觸發之 RS 正反器符號 圖 圖

14 圖 正緣觸發之 RS 正反器電路圖如圖 所示, 在 CLK 時脈輸入 RS 正反器前, 事先經過微分電路, 使得輸入時脈僅在瞬間維持為 1( 高態 ), 正反器在該瞬間轉態, 即為正緣觸發之 RS 正反器 將輸入時脈接上反相器再輸入微分電路則可成為負緣觸發之 RS 正反器, 上述介紹之 D 型正反器 JK 正反器 T 型正反器也都可變成邊緣觸發之正反器 可預設 清除之正反器 由於順序邏輯電路, 常需用到預設 (Preset) 與清除 (Clear) 功能, 所以一般正反器通常都有此功能 在所有輸入控制端中, 此兩者具有最高優先權 其分成兩種, 圖 表高態動作之正反器, 動作如真值表所示, 當 CLR=1 時,Q n =0, 當 PR=1,Q n =1, 若兩者同時為 1 時, 則視 PR 與 CLR 何者優先, 若 PR 優先則為 1,CLR 優先則為 0 圖 表低態動作之正反器, 動作如真值表所示, 當 CLR=0 時,Q n =0, 當 PR=0,Q n =1, 若兩者同時為 0, 則視 PR 與 CLR 何者優先, 若 PR 優先則為 1,CLR 優先則為 0 圖 可預設 清除之正反器符號 表 可預設 清除之正反器真值表 PR CLR Q n Q n 依優先次序決定 4-14

15 第 4 章 順序邏輯 圖 可預設 清除之正反器符號 表 可預設 清除之正反器真值表 PR CLR Q n 依優先次序決定 Q n 4-2 非同步計數器 正反器可用來做計數器 (counter) 電路, 一個正反器可產生兩種輸出狀態,n 個正反器產生 2 n 種輸出狀態 利用這種依序輸出不同狀態的特性可用來當計數器使用 在這計數器中, 若是所有正反器的時脈輸入端是接在一起, 則表示這些正反器是同時做輸出轉態動作, 稱之為同步計數器 (synchronous counter ) 反之若是這些正反器的時脈輸入端未接在一起, 而是由一個正反器的輸出端接到另一個正反器的時脈輸入端, 表示前面正反器動作完成後, 後面正反器才有反應, 並未同時動作, 稱之為非同步計數器 (asynchronous counter ), 因為是前一個正反器推動後一個正反器, 有如漣漪般散開, 又稱之為漣波 (ripple) 計數器 每個正反器從時脈輸入觸發到輸出產生變化需要一段時間, 稱為傳遞延遲時間 (tp, propagation delay time) 或簡稱延遲時間 因為非同步計數器的正反器是由前一個正反器的輸出來觸發, 因此輸出信號所需的延遲時間為正反器延遲時間的累加, 所以速度較慢, 但硬體線路簡單, 若有 n 個正反器, 其傳遞延遲時間最長為 n tp, 其最大工作頻率 fmax = 1/(ntp) 而同步計數器的每一個正反器是由同一個時脈信號同時觸發, 因此輸出信號所需的延遲時間為一個正反器的延遲時間, 所以傳送速度較快, 但相對的硬體線路較為複雜 計數器的應用很廣泛, 如頻率 週期及時間方面測量 以下將先介紹各種非同步計數器 4-15

16 4-2-1 JK 正反器之計數器 由表 4-2-1JK 正反器之真值表可知, 若 J=1,K=1, 且下一個時脈來時, 輸出的狀態會與現在的狀態相反 Q n+1 = Q n 如圖 所示, 為 JK 正反器之 J K 輸入端接高態 (H, 即邏輯 1), 當輸入時脈 CLK 之波形輸入, 則將產生相對輸出波形如 Q n 若使用負緣觸發, 每一個時脈的負緣來時, 促使正反器轉態一次, 而每兩個時脈負緣將使正反器輸出一個高態及一個低態, 即一個脈波 由此可知,JK 正反器此時變成一個除頻電路, 輸出頻率為輸入時脈頻率的 1/2 表 JK 正反器真值表 J K CK Q n+1 ψ ψ 0 Q n Q n Q n 圖 JK 正反器之 J=K=1 時之波形圖 圖 JK 正反器之 J=K=1 時之電路圖利用 1 個正反器電路可產生兩種輸出狀態 (0,1), 稱之為 Mode 2 ( 或 MOD 2) 電路, 把它當成除頻電路則其功能可以除 2 若是利用兩個正反器則可產生四種輸出狀態 (Q 1 Q 0 可為 00,01,10,11), 稱之為 Mode 4 ( 或 MOD 4) 電路, 把它當成除頻電路則其功能可以除 4 依此類推, 利用 n 個正反器則可產生 2 n 種輸出狀態, 稱之為 Mode 2 n ( 或 MOD 2 n ) 電路, 把它當成除頻電路則其功能可以除 2 n 除頻 4-16

17 第 4 章 順序邏輯 電路亦可用來當計數器使用, 一個正反器的除頻電路相當於一位元之計數器, 有兩種狀態, 可產生 0,1 之計數 ; 二個正反器的除頻電路相當於二位元之計數器, 有四種狀態, 可產生 00,01,10,11 之輸出, 即 0,1,2,3 之二進制計數器 ;n 個正反器的除頻電路相當於 n 位元之計數器有 2 n 種狀態, 可產生 0,1,2,3,.,2 n -1 之二進制計數器 而且, 並非只能產生 2 n 之二進制計數器, 若是使用 n 個正反器, 只要配合正反器清除 (CLR) 預置(PRS) 及適當邏輯電路, 就可產生任何 2 n 種狀態以下的計數器 一 MOD16 上數計數器使用 4 個正反器可產生 16 種狀態, 可用來當 0~15 的二進制計數器 當產生的計數器是由 0,1,2,3, 由小而大依序往上計數者稱為上數計數器 (up counter ), 製作上數計數器之正反器需用負緣觸發, 如此才能剛好在前面正反器波形一轉態時, 觸發後面正反器做上數之動作 反之若是由大而小依序往下計數者, 稱為下數計數器 ( down counter ), 下數計數器則需使用正緣觸發之正反器 以下將介紹 MOD16 上數計數器的作法 圖 MOD 16 上數計數器電路圖 如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 MOD16 上數計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 jkff 以叫出 JK 正反器 (JK flip-flop) 因為此為正緣觸發, 要做上數計數器需用負緣觸發, 所以時脈輸入端前面需再接反閘 (NOT), 依照前述方法畫出電路圖 4-17

18 圖 元件取用視窗 2. 存檔, 取檔名為 mod 16up.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1μs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2μs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16 = 32μs 才完成模擬 ) 4-18

19 第 4 章 順序邏輯 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 16up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 輸入端有五支腳, 總共有三十二種組合, 剛好 32μs 可模擬完成, 可用計數時脈完成輸入信號編輯 4-19

20 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可點選 Q[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 上數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 圖 模擬結果視窗 另外補充一點 : 利用 調整大小, 可看出在有很多時間點有出現漣波未 定態 ( 如 3μs 時的上下振盪 ), 這是因為非同步計數器並非同時由同一個時脈 輸入信號觸發, 因此其會有不同正反器產生的延遲觸發間距的缺點, 這種現 象在同步計數器則不會出現 4-20

21 第 4 章 順序邏輯 圖 模擬結果視窗 圖 模擬波形設定 解除群組化 圖 模擬結果視窗模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表腳位對應關係輸入輸出名稱 CLK Q0 Q1 Q2 Q3 4-21

22 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q3 二 MOD16 下數計數器使用 4 個正反器可產生 16 種狀態, 可用來當 0~15 的二進制計數器 當產生的計數器是由 15,14,13,,0 由大而小依序往下計數者稱為 MOD16 下數計數器 ( down counter ), 下數計數器需使用正緣觸發之正反器 以下將介紹 MOD16 下數計數器的作法 圖 MOD16 下數計數器電路圖如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 MOD16 下數計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 jkff 以叫出 JK 正反器 (JK flip-flop) 此為正緣觸發, 要做下數計數器需用正緣觸發, 所以時脈輸入端前面無需再接反閘 (NOT), 此與上數計數器不同, 依照前述方法畫出電路圖 4-22

23 第 4 章 順序邏輯 圖 元件取用視窗 2. 存檔, 取檔名為 mod 16 down.gdf 3. 設為指定工作專案 File Project Set Project to Current File, 指定 CPLD 晶片 Assign Device, 並編譯 MAX+PLUSⅡ Compiler 如圖所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1µs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2μs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16 = 32μs 才完成模擬 ) 4-23

24 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 16 down.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 輸入端有五支腳, 總共有三十二種組合, 剛好 32μs 可模擬完成, 可用計數時脈完成輸入信號編輯 4-24

25 第 4 章 順序邏輯 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 下數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表腳位對應關係輸入輸出名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 4-25

26 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q T 型正反器之計數器 由 JK 正反器所做的計數器, 主要是用到當 J=1,K=1, 在下一個時脈來時, 輸出的狀態會與現在的狀態相反 Q n+1 = Q n 此種功能 T 型正反器亦有具備, 當 T 型正反器之輸入信號 T=1 時, 在下一個時脈來時, 輸出的狀態亦會與現在的狀態相反 Q n+1 = Q n 因此,JK 正反器能當計數器,T 型正反器當然也行 以下將介紹以 T 型正反器完成計數器之方法 表 T 型正反器真值表 T CK Q n+1 ψ 0 Q n 0 1 Q n 1 1 Q n 1. MOD16 上數計數器 圖 MOD 16 上數計數器電路圖 如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 tff 以叫出 T 型正反器 (T flip-flop) 因 4-26

27 第 4 章 順序邏輯 為此為正緣觸發, 要做上數計數器需用負緣觸發, 所以時脈輸入端前面需再接反閘 (NOT), 依照前述方法畫出電路圖 圖 元件取用視窗 2. 存檔, 取檔名為 mod 16up.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1μs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2µs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16 = 32μs 才完成模擬 ) 4-27

28 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 16up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 總共有三十二種組合, 剛好 32 μs 可模擬完成, 可用計數時脈完成輸入信號編輯 圖 儲存檔案視窗 4-28

29 第 4 章 順序邏輯 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start), 結果如圖 所示, 可點選 Q[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 上數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 圖 模擬結果視窗另外補充一點 : 利用調整大小, 與上一單元的 JK 正反器之計數器相同情況, 在有很多時間點有出現漣波未定態 ( 如 3μs 時的上下振盪 ), 這是因為非同步計數器並非同時由同一個時脈輸入信號觸發, 因此其會有不同正反器產生的延遲觸發間距的缺點, 這種現象在同步計數器則不會出現 4-29

30 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係輸入輸出名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q3 (2)MOD16 下數計數器 圖 MOD16 下數計數器電路圖如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 tff 以叫出 T 型正反器 (T flip-flop) 因為此為正緣觸發, 要做下數計數器需用正緣觸發, 所以時脈輸入端前面不需如上數計數器接反閘 (NOT), 依照前述方法畫出電路圖 4-30

31 第 4 章 順序邏輯 圖 元件取用視窗 2. 存檔, 取檔名為 mod 16 down.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1μs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2μs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16 = 32μs 才完成模擬 ) 4-31

32 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 16up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 總共有三十二種組合, 剛好 32 μs 可模擬完成, 可用計數時脈完成輸入信號編輯 圖 儲存檔案視窗 4-32

33 第 4 章 順序邏輯 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start), 結果如圖 所示, 可點選 Q[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 下數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公 司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係 輸入 輸出 名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q3 4-33

34 4-3 同步計數器 正反器所做的計數器中, 若是所有正反器的時脈輸入端是接在一起, 由同一個時脈信號輸入各別的正反器中, 則表示這些正反器是同時做輸出轉態動作, 稱之為同步計數器 (synchronous counter ), 其總延遲時間為一個正反器的時間 tp, 其最大工作頻率 fmax = 1/tp 同步計數器雖有速度較快之優點, 其缺點則為硬體線路設計較為複雜 要讓正反器之輸出正常計數, 則需對其輸入端設計適當輸入電路 ; 在此可利用正反器之激勵表, 在預知輸出的狀態下 ( 即計數器的正常計數 ), 去推測該有怎樣的輸入, 以下將分別以 JK 正反器及 D 型正反器為例介紹 Jk 正反器 MOD16 要製作 MOD16 之同步計數器, 則需有四個正反器 2 4 =16 要完成 MOD16 上數計數器電路, 可知其 Q 3 Q 2 Q 1 Q 0 輸出依序為 0000,0001,0010, 1111( 由 0~15 依序二進制計數 ), 配合 激勵表, 可預知其輸入 J 3 K 3,J 2 K 2,J 1 K 1,J 0 K 0 如表 所示 表 JK 正反器激勵表 Q n Q n+1 J K ψ ψ 1 0 ψ ψ

35 第 4 章 順序邏輯 表 MOD 16 之同步計數器 計數 Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K ψ 0 ψ 0 ψ 1 ψ ψ 0 ψ 1 ψ ψ ψ 0 ψ ψ 0 1 ψ ψ 1 ψ ψ 1 ψ ψ ψ 0 0 ψ 1 ψ ψ ψ 0 1 ψ ψ ψ ψ 0 ψ 0 1 ψ ψ ψ 1 ψ 1 ψ ψ 0 0 ψ 0 ψ 1 ψ ψ 0 0 ψ 1 ψ ψ ψ 0 0 ψ ψ 0 1 ψ ψ 0 1 ψ ψ 1 ψ ψ 0 ψ 0 0 ψ 1 ψ ψ 0 ψ 0 1 ψ ψ ψ 0 ψ 0 ψ 0 1 ψ ψ 1 ψ 1 ψ 1 ψ 由輸出是由 1 0, 查激 2. 在 J 0 K 0 填入 ψ1 勵表以推測輸入 J 0 K 0 應為 ψ1 四個 JK 正反器之輸入分別為 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K 0 其輸出分別為 Q 3 Q 2 Q 1 Q 0 其中 J 3 K 3 的輸入影響 Q 3 的輸出,J 2 K 2 的輸入影響 Q 2 的輸出,J 1 K 1 的輸入影響 Q 1 的輸出,J 0 K 0 的輸入影響 Q 0 的輸出 因此, 可由激勵表來判斷 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K 0 輸入應為何 由表可知,Q 0 的輸出依序為 0 1,1 0, 0 1,.,1 0 對照 JK 正反器之激勵表, 可得 J 0 K 0 之輸入依序為 1ψ,ψ1, 1ψ,.,ψ1 Q 1 的輸出依序為 0 0,0 1,1 1,1 0.,1 0 對照 JK 正反器之激勵表, 可得 J 1 K 1 之輸入依序為 0ψ,1ψ,ψ0,ψ1,.,ψ1 Q 2 的輸出依序為 0 0,0 0,0 0,0 1.,1 0 對照 JK 正反器之激勵表, 可得 J 2 K 2 之輸入依序為 0ψ,0ψ,0ψ,1ψ,.,ψ1 Q 3 的輸出依序為 0 0, 0 0,0 0,0 0.,1 0 對照 JK 正反器之激勵表,J 3 K 3 可得之輸入依序為 0ψ,0ψ,ψ0,0ψ,.,ψ1 應用此方式, 依序填完 0~15 之計數各狀態 4-35

36 表 MOD16 之同步計數器 計數 Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K ψ 0 ψ 0 ψ 1 ψ ψ 0 ψ 1 ψ ψ ψ 0 ψ ψ 0 1 ψ ψ 1 ψ ψ 1 ψ ψ ψ 0 0 ψ 1 ψ ψ ψ 0 1 ψ ψ ψ ψ 0 ψ 0 1 ψ ψ ψ 1 ψ 1 ψ ψ 0 0 ψ 0 ψ 1 ψ ψ 0 0 ψ 1 ψ ψ ψ 0 0 ψ ψ 0 1 ψ ψ 0 1 ψ ψ 1 ψ ψ 0 ψ 0 0 ψ 1 ψ ψ 0 ψ 0 1 ψ ψ ψ 0 ψ 0 ψ 0 1 ψ ψ 1 ψ 1 ψ 1 ψ 由表 經由卡諾圖分別化簡 J 3 K 3 ;J 2 K 2 ;J 1 K 1 ;J 0 K 0 所得之布林代數如下所示 : J 3 = Q 2 Q 1 Q 0 K 3 = Q 2 Q 1 Q 0 J 2 = Q 1 Q 0 K 2 = Q 1 Q 0 J 1 = Q 0 K 1 = Q 0 J 0 = 1 K 0 = 1 有了四個正反器的各輸入端之布林函數, 便可依此繪製電路圖 4-36

37 第 4 章 順序邏輯 圖 MOD 16 同步上數計數器電路圖 如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 MOD16 同步上數計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 將所有正反器的輸入時脈接在一起, 再接到一個時脈輸入端, 因為 J 2 = Q 1 Q 0 =K 2, 所以將 Q 1 Q 0 接到一個 AND 閘再接到 J 2 及 K 2, 而 J 3 = Q 2 Q 1 Q 0 = K 3, 因此可將 J 2 (= Q 1 Q 0 ) 及 Q 2 接到一個 AND 閘再接到 J 3 及 K 3, 其它依述前面介紹方法畫出電路圖 2. 存檔, 取檔名為 mod 16 up.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4-37

38 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1μs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2μs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16= 32μs 才完成模擬 ) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 16up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 總共有三十二種組合, 剛好 32 μs 可模擬完成, 可用計數時脈完成輸入信號編輯 4-38

39 第 4 章 順序邏輯 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 上數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-39

40 另外補充一點 : 利用調整大小, 與上一單元之非同步計數器比較下, 我們可知在同步計數器的輸出中, 並未發現在非同步計數器出現的漣波未定態, 這是因為同步計數器是同時由同一個時脈輸入信號觸發, 因此不會有不同正反器產生的延遲觸發間距的缺點, 這也是同步計數器的優點之一 圖 模擬結果視窗模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表腳位對應關係輸入輸出名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1,Q2,Q JK 正反器 MOD10 要製作 MOD10 之同步計數器, 需有四個正反器, 因為 2 3 =8, 使用三個正反器最多只能有八種狀態, 無法表示 0~9 的十種狀態 (MOD10), 而 2 4 =16, 可以計數 0~15, 可以選擇 10~15 的六種狀態不使用, 因此可用來完成計數 0~9 的 MOD10 計數器 要完成 MOD10 上數計數器電路, 可知其 Q 3 Q 2 Q 1 Q 0 輸出依序為 0000,0001,0010, 1001( 由 0~9 依序二進制計數 ), 配合表 激勵表, 可知其輸入 J 3 K 3, J 2 K 2, J 1 K 1,J 0 K 0 應如表 所示 4-40

41 第 4 章 順序邏輯 表 JK 正反器激勵表 Q n Q n+1 J K ψ ψ 1 0 ψ ψ 0 表 MOD10 之同步計數器 計數 Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K ψ 0 ψ 0 ψ 1 ψ ψ 0 ψ 1 ψ ψ ψ 0 ψ ψ 0 1 ψ ψ 1 ψ ψ 1 ψ ψ ψ 0 0 ψ 1 ψ ψ ψ 0 1 ψ ψ ψ ψ 0 ψ 0 1 ψ ψ ψ 1 ψ 1 ψ ψ 0 0 ψ 0 ψ 1 ψ ψ 1 0 ψ 0 ψ ψ 四個 JK 正反器之輸入分別為 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K 0 其輸出分別為 Q 3 Q 2 Q 1 Q 0 其中 J 3 K 3 的輸入影響 Q 3 的輸出,J 2 K 2 的輸入影響 Q 2 的輸出,J 1 K 1 的輸入影響 Q 1 的輸出,J 0 K 0 的輸入影響 Q 0 的輸出 因此, 可由激勵表來判斷 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K 0 輸入應為何 由表可知,Q 0 的輸出依序為 0 1,1 0, 0 1,.,1 0 對照 JK 正反器之激勵表, 可得 J 0 K 0 之輸入依序為 1ψ,ψ1, 1ψ,.,ψ1 Q 1 的輸出依序為 0 0,0 1,1 1,1 0.,0 0 對照 JK 正反器之激勵表, 可得 J 1 K 1 之輸入依序為 0ψ,1ψ,ψ0,ψ1,.,0ψ Q 2 的輸出依序為 0 0,0 0,0 0,0 1.,0 0 對照 JK 正反器之激勵表, 可得 J 2 K 2 之輸入依序為 0ψ,0ψ,0ψ,1ψ,.,0ψ Q 3 的輸出依序為 0 0, 0 0,0 0,0 0.,1 0 對照 JK 正反器之激勵表,J 3 K 3 可得之輸入依序為 0ψ,0ψ,ψ0,0ψ,.,ψ1 應用此方式, 依序填完 0~9 之計數各狀態, 而不會出現的 ( 計數 10~15) 狀態, 在化簡過程中視為 ψ(don t care) 4-41

42 由表 經由卡諾圖分別化簡 J 3 K 3 ; J 2 K 2 ; J 1 K 1 ;J 0 K 0 後可得布林代數如下所示 : J 3 = Q 2 Q 1 Q 0 K 3 = Q 0 J 2 = Q 1 Q 0 K 2 = Q 1 Q 0 J 1 = Q 3 Q 0 K 1 = Q 3 Q 0 J 0 = 1 K 0 = 1 有了四個正反器的各輸入端之布林函數, 便可依此繪製電路圖 圖 MOD10 同步上數計數器電路圖 如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 MOD10 同步上數計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖 2. 存檔, 取檔名為 mod 10up.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 4-42

43 第 4 章 順序邏輯 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 20μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此每一個時脈計數一次, 一個時脈需有 2μs( 高態及低態各 1μs), 計數 0~9, 總共有 20 種變化, 所以需 20μs ) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 10up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 可用計數時脈完成輸入信號編輯 4-43

44 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD10 上數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-44

45 第 4 章 順序邏輯 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係輸入輸出名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q D 型正反器 MOD16 除了 JK 正反器可製作同步計數器,D 型正反器亦可 以 D 型正反器製作 MOD16 之同步計數器, 同樣需有四個正反器 2 4 =16 要完成 MOD16 上數計數器電路, 可知其 Q 3 Q 2 Q 1 Q 0 輸出依序為 0000,0001,0010, 1111( 由 0~15 依序二進制計數 ), 配合激勵表, 可預知輸入 D 3 D 2 D 1 D 0 如表所示 表 D 型正反器激勵表 Q n Q n+1 D 四個 D 型正反器之輸入分別為 D 3 D 2 D 1 D 0 其輸出分別為 Q 3 Q 2 Q 1 Q 0 其中 D 3 的輸入影響 Q 3 的輸出, D 2 的輸入影響 Q 2 的輸出,D 1 的輸入影響 Q 1 的輸出, D 0 的輸入影響 Q 0 的輸出 因此, 可由激勵表來判斷 D 3 D 2 D 1 D 0 輸入應為何 由表可知,Q 0 的輸出依序為 0 1,1 0,0 1,.,1 0 對照 D 型正反器之激勵表, 可得 D 0 之輸入依序為 1,0,1,,0 Q 1 的輸出依序為 0 0,0 1, 1 1,1 0.,1 0 對照 D 型正反器之激勵表, 可得 D 1 之輸入依序為 0,1, 1,0,.,0 Q 2 的輸出依序為 0 0,0 0,0 0,0 1.,1 0 對照 D 型正反器之激勵表, 可得 D 2 之輸入依序為 0,0,0,1,.,0 Q 3 的輸出依序為 4-45

46 0 0,0 0,0 0,0 0.,1 0 對照 D 型正反器之激勵表,D 3 可得之輸入依序為 0,0,0,0,.,0 應用此方式, 依序填完 0~15 之計數各狀態 表 D 型正反器之 MOD 16 同步計數器 計數 Q 3 Q 2 Q 1 Q 0 D 3 D 2 D 1 D 由表 經由卡諾圖化簡後可得 D 3 D 2 D 1 D 0 之布林代數如下所示 : D 3 = (Q 2 Q 1 Q 0 ) Q 3 D 2 = Q 1 Q 0 Q 2 D 1 = Q 0 Q 1 D 0 = Q0 有了四個正反器的各輸入端之布林函數, 便可依此繪製電路圖 4-46

47 第 4 章 順序邏輯 圖 MOD 16 同步上數計數器電路圖 如圖 所示經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 MOD10 同步上數計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 將所有正反器的輸入時脈接在一起, 再接到一個時脈輸入端, 因為 J 2 = Q 1 Q 0 =K 2, 所以將 Q 1 Q 0 接到一個 AND 閘再接到 J 2 及 K 2, 而 J 3 = Q 2 Q 1 Q 0 = K 3, 因此可將 J 2 (= Q 1 Q 0 ) 及 Q 2 接到一個 AND 閘再接到 J 3 及 K 3, 其它依述前面介紹方法畫出電路圖 2. 存檔, 取檔名為 mod 16up.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1μs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2μs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16 = 32μs 才完成模擬 ) 4-47

48 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod 16up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 總共有三十二種組合, 剛好 32 μs 可模擬完成, 可用計數時脈完成輸入信號編輯 圖 儲存檔案視窗 4-48

49 第 4 章 順序邏輯 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start), 結果如圖 所示, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 上數計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗另外補充一點 : 利用調整大小, 與上一單元之 JK 正反器做的同步計數器比較下, 我們可知一樣是同步計數器, 不管是 D 型或 JK 正反器所完成, 皆不會如非同步計數器出現漣波未定態的現象 因為只要是同步計數器, 皆是同時由同一個時脈輸入信號觸發, 因此不會有不同正反器產生的延遲觸發間距的缺點, 這與用什麼正反器所製作的計數器無關 圖 模擬結果視窗 4-49

50 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係輸入輸出 名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK 1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q D 型正反器 MOD 使用正反器可以製作計數器, 只要正反器夠多, 要計數到多大應該都沒有問題 理論上雖是如此, 但若要計數到很大的數字, 使用的正反器數目一多, 要設計還是不容易 例如要設計 MOD32768 的計數器, 光是真值表要寫 種狀態, 畫起來的圖表是相當驚人, 所以若是按照上述方法去做是很差的做法 因此, 應該觀察計數狀態少的計數器以找出規則, 再照規則去做, 則可得較為簡易之方法 如下所示為使用 D 型正反器製作之 MOD16 電路之各輸入端之布林函數 D 3 = (Q 2 Q 1 Q 0 ) Q 3 D 2 = Q 1 Q 0 Q 2 D 1 = Q 0 Q 1 D 0 = Q 0 由上可知若要設計 MOD 2 同步計數器可使用一個 D 型正反器, 且輸入 D 0 = Q 0 ; 若要設計 MOD 4 同步計數器可使用二個 D 型正反器, 且輸入 D 0 =Q 0, D 1 = Q 0 Q 1 ; 若要設計 MOD 8 同步計數器可使用三個 D 型正反器, 且輸入 D 0 = Q 0,D 1 = Q 0 Q 1,D 2 = Q 1 Q 0 Q 2 ; 若要設計 MOD16 同步計數器可使用四個 D 型正反器, 且輸入 D 0 =Q 0 ;D 1 = Q 0 Q 1,D 2 = Q 1 Q 0 Q 2,D 3 = (Q 2 Q 1 Q 0 ) Q 3 依此類推, 可知若要設計 MOD 32 同步計數器可使用五個 D 型正反器, 且輸入 D 0 =Q0;D 1 = Q 0 Q 1,D 2 = Q 1 Q 0 Q 2, D 3 = (Q 2 Q 1 Q 0 ) Q 3,D 4 = (Q 3 Q 2 Q 1 Q 0 ) Q 3 以此方法類推, 可得使用 n 個 D 型正反器製作 MOD 2 n 4-50

51 第 4 章 順序邏輯 同步計數器之各輸入端布林函數 在電路方面, 第一個 D 型正反器可直接由輸出端接一反閘拉回輸入端以及經由互斥或閘輸入到第二個正反器 ; 第二個正反器輸出與第一個正反器輸出經由及閘送入第三個正反器輸入端前的互斥或閘 由圖 可觀察得知, 第二個正反器輸出端之後的邏輯組合皆是由一個及閘加上一個互斥或閘 再加上一個正反器所組成, 所以很明顯的我們可以將這一部份做成一個元件 (symbol), 製作正反器之計數器時, 重覆使用該元件即可得到高計數值之計數器, 以下將以 MOD 為例 圖 MOD16 同步上數計數器電路圖製造計數器元件 (symbol): 1. 開啟一個新圖形編輯檔, 繪製一個計數器元件的電路圖, 即第二個正反器輸出端之後的邏輯組合, 由一個及閘加上一個互斥或閘 再加上一個正反器所組成 2. 存檔, 取檔名為 d.gdf 3. 編譯 4-51

52 圖 計數器元件電路圖 4. 產生符號檔, 點選 File Create Default Symbol, 即可產生新的元件 ( 名稱 d.sym) 圖 執行製作自製元件視窗 5. 開啟新的圖形編輯檔, 此時即可取用所製作的元件 (d.sym), 點選 Symbol Enter Symbol( 或在編輯視窗按兩下 Double Click), 出現零件取用視窗 圖 元件取用視窗 6. 取用元件 (symbol): 進入剛才存放計數器元件的資料夾, 點選元件檔 (Symbol File) d, 按 OK, 在圖形編輯視窗中, 即可看到該元件 ( 包裝後的計數器 ) 可在計數器元件上按兩下, 即可開啟其內部電路視窗 4-52

53 第 4 章 順序邏輯 圖 計數器自製元件及其內部電路圖要以自製的計數器元件 (symbol) 製作 MOD 計數器元件時, 步驟如下 : 1. 建立一個新資料夾, 取名 d_mod 32768, 複製事先製妥計數器元件的圖形檔 (d.gdf) 以及元件檔 (d.sym) 至該資料夾 2. 執行 MAX+PLUSⅡ 軟體, 開啟新的圖形編輯檔, 叫出儲存 d_mod 資料夾的計數器元件檔 d.sym, 利用它配合計數器前面電路完成 MOD 計數器繪圖, 存檔於 d_mod 資料夾內 如圖 所示, 在此取名 MOD 計數器圖形檔案名稱為 mod gdf ( 因為電路圖甚大, 讀者若在書本上看不清楚, 可在隨書附贈光碟的 d_mod 資料夾內找到此檔 ) 4-53

54 圖 元件取用視窗 圖 MOD 計數器電路圖 4-54

55 第 4 章 順序邏輯 圖 儲存檔案視窗 3. File Project Set Project to Current File 4. 編譯 5. 產生符號檔, 點選 File Create Default Symbol, 即可產生新的元件 (symbol) (MOD32768 計數器, 名稱 mod 32768)( 檔名 :mod sym) 6. 開啟新的圖形編輯檔, 此時即可取用所製作的元件 (mod32768), 點選 Symbol Enter Symbol, 按確定後, 即出現元件取用視窗, 選擇剛才所建立之新資料夾 d_mod32768 即可發現已產生一個新的元件檔 mod32768.sym, 選擇此元件即可在圖形編輯視窗中使用它 4-55

56 圖 元件取用視窗 圖 自製元件 MOD 計數器 4-56

57 第 4 章 順序邏輯 設計 MOD 計數器完成後, 要知道其是否可正常執行, 可執行模擬功能測試 模擬步驟如下 : 1. 在開啟編輯好的 MOD32768 計數器 d_mod32768.gdf 檔案, 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 2. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 ms, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此輸入端有 1 支腳, 輸出端有 15 支腳, 共有 16 支腳, 每支腳有兩種狀態 (0 與 1), 總共有 種變化 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 3. 儲存檔案 (Save As), 檔名 mod32768.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 共有 65536μs, 剛好可計數 0 至 32767, 可用計數時脈完成輸入信號編輯 4-57

58 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 4. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD32768 計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-58

59 第 4 章 順序邏輯 圖 模擬結果視窗模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表腳位對應關係輸入輸出名稱 CLK Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 DG4 DG5 DG6 DG7 腳位對應關係 輸出 名稱 Q8 Q9 Q10 Q11 Q12 Q13 Q14 CPLD 晶片腳位 實驗器模組對應腳位 DR0 DR1 DR2 DR3 DR4 DR5 DR6 實驗器可選擇使用 CLK 1 輸入端, 選擇由石英晶體振盪輸入時脈 32768Hz 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0~7 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q3, Q4,Q5, Q6, Q7 第 0~6 個紅色 LED 接腳當輸出端 Q8,Q9, Q10, Q11, Q12,Q13, Q14 其中第 7 個紅色 LED DR6 接腳 Q14 之輸出將為 1Hz 4-59

60 4-4 利用 IC 模組製作計數器 製作計數器時, 除了使用正反器可達成外, 也可利用計數器 IC 模組來達成, 現有的計數器 IC 有很多種, 如 TTL 7493 的 MOD16 計數器 7492 的 MOD12 計數器 7490 的 MOD10 BCD 計數器, 利用 IC 配合邏輯閘可組成各種計數器 在 MAX+PLUSⅡ 裡, 可以直接叫出這些 IC 模組, 將它編輯成計數器同樣可下載到 CPLD 中使用, 相當方便, 以下將介紹作法 MOD16 計數器 利用 TTL 7493 計數器 IC 來製作 MOD 16 計數器時, 按照實際硬體電路製作之方法設計線路,7493 IC 有一 MOD 2 及 MOD 8 之計數器, 將 MOD 2 計數器輸出送到 MOD8 計數器之輸入, 可得 MOD 16 計數器 清除控制腳 (Ro0 及 Ro1) 需接地才不會使其產生清除歸零的動作, 設計好後繪製電路圖, 即可完成計數器製作 圖 MOD 16 計數器電路圖如圖 所示, 經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 7493MOD 16 計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 7493 以叫出計數器 IC 7493 模組, 按照設計繪製電路圖 4-60

61 第 4 章 順序邏輯 圖 元件取用視窗 2. 新建 7493_mod16 資料夾後, 存檔, 取檔名為 mod16.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 32μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此計數器輸出有 4 個, 可計數 0~15, 總共有 2 4 =16 種變化, 當我們設 Grid=1μs 時, 一個時脈信號需要高態及低態各 1μs, 共需 2μs, 故計數 0~15 需 16 個時脈, 總共需 2μs 16 = 32µs 才完成模擬 ) 4-61

62 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod16up.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 總共有三十二種組合, 剛好 32 μs 可模擬完成, 可用計數時脈完成輸入信號編輯 圖 儲存檔案視窗 4-62

63 第 4 章 順序邏輯 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可點選 Q[3..0], 按滑鼠右鍵選擇 Ungroup, 可分離得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD16 計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 圖 模擬結果視窗補充一點 : 利用調整大小, 與上一單元的非同步計數器相同情況, 在有很多時間點有出現漣波未定態 ( 如 3μs 時的上下振盪 ), 這是因為在 7493 IC 電路設計是前面計數器輸出推動後面計數器輸入的漣波計數方式, 因此其會有不同計數器產生的延遲觸發間距的缺點, 這電路是屬非同步計數器 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 4-63

64 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係 輸入 輸出 名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q MOD10 計數器 利用 TTL 7490 計數器 IC 來製作 MOD 10 計數器時, 直接按照實際硬體電路製作之方法設計線路,7490IC 有一 MOD 2 及 MOD 5 之計數器, 將 MOD 2 計數器輸出送到 MOD 5 計數器之輸入, 可得 MOD 10 計數器 清除控制腳 (CLRA 及 CLRB) 以及設定控制腳 (SET 9A 及 SET 9B) 需接地才不會使其產生清除歸零或設定為 1 的動作, 設計好後繪製電路圖, 即可完成計數器製作 圖 MOD 10 計數器電路圖如圖 所示, 經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 7490MOD 10 計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 7490 以叫出計數器 IC 7490 模組, 按 4-64

65 第 4 章 順序邏輯 照設計繪製電路圖 圖 元件取用視窗 2. 新建 7490_mod10 資料夾後, 存檔, 取檔名為 mod10.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 20μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此為 MOD10 計數器, 每個計數脈波有兩種狀態 (0 與 1), 總共有 20 種變化 ) 4-65

66 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod10.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 計數 0~9 十種狀態, 剛好 20μs 可模擬完成, 可用計數時脈完成輸入信號編輯 圖 儲存檔案視窗 4-66

67 第 4 章 順序邏輯 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可點選 Q[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD10 計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 補充一點 : 與上一單元的非同步計數器相同情況, 在有很多時間點有出現 漣波未定態 ( 如 3μs 時的上下振盪 ), 這是因為在 7490 IC 與 7493 是相同的方式, 是前面計數器輸出推動後面計數器輸入的漣波計數方式, 因此其會有不同計數 器產生的延遲觸發間距的缺點, 這電路亦是屬非同步計數器 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公 司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係 輸入 輸出 名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 或 CLK2 DG0 DG1 DG2 DG3 4-67

68 實驗器可選擇使用 CLK1 或 CLK2 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q MOD 6 計數器 TTL 7490 計數器 IC 除了可製作 MOD10 計數器, 也可製作 MOD10 以下的各種計數器, 以下介紹使用其控制腳設定 (SET) 及清除 (CLEAR) 來製作 MOD6 計數器 設計技巧與實際硬體電路製作之方法一樣,7490 IC 有一 MOD 2 及 MOD 5 之計數器, 將 MOD 2 計數器輸出送到 MOD 5 計數器之輸入, 可得 MOD 10 計數器 在其計數 Q D Q C Q B Q A 為 0000~0101 (0~5) 時為正常計數, 當計數值數到 0110 (6, 第 7 種狀態 ) 時, 則給予清除控制腳 (CLRA 及 CLRB) 接收 1 信號, 達到清除使輸出 Q D Q C Q B Q A 為 0000 設定控制腳(SET9A 及 SET9B) 需接地才不會使其產生設定為 1 的動作, 如此便完成設計好後繪製電路圖, 即可完成 MOD 6 計數器製作 圖 MOD6 計數器電路圖如圖 所示, 經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 7490MOD 6 計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 7490 以叫出計數器 IC 7490, 按照設計繪製電路圖 4-68

69 第 4 章 順序邏輯 2. 新建 7490_mod6 資料夾後, 存檔, 取檔名為 mod6.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 12μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此為 MOD 6 計數器, 每個計數脈波有兩種狀態 (0 與 1), 總共有 6 2 = 12 種變化 ) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 4-69

70 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod6.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 計數 0~5 六種狀態, 剛好 12μs 可模擬完成, 可用計數時脈完成輸入信號編輯 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 4-70

71 第 4 章 順序邏輯 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可點選 Q[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD 6 計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 補充一點 : 與上一單元的 MOD10 計數器相同情況, 在有很多時間點有出 現漣波未定態 ( 如 3μs 時的上下振盪 ), 因為其電路設計是前面計數器輸出推動 後面計數器輸入的漣波計數方式, 因此這電路亦是屬非同步計數器 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公 司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表 腳位對應關係 輸入 輸出 名稱 CLK Q0 Q1 Q2 Q3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 實驗器可選擇使用 CLK1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3 個綠色 LED 接腳當輸出端 Q0,Q1, Q2, Q MOD 60 計數器 一個 TTL 7490 計數器 IC 可製作 MOD 10 計數器, 兩個 IC 串級後則可製作 MOD 100 以下的各種計數器, 以下介紹使用其控制腳設定 (SET) 及清除 (CLEAR) 來製作 MOD 60 計數器 設計技巧與實際硬體電路製作之方法一樣, 按照上述方法設計 MOD 10 及 MOD 6 計數器, 將 MOD 10 計數器輸出送到 MOD 6 計數器之輸入, 即可得 MOD 60 計數器 如圖 所示,M 3 M 2 M 1 M 0 為低位元的個位數,MD 3 MD 2 MD 1 MD 0 為高位元的十位數 4-71

72 圖 MOD60 計數器電路圖如圖 所示, 經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 7490 MOD 60 計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 如圖 所示, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 7490 以叫出計數器 IC 7490, 按照設計繪製電路圖 2. 新建 7490_mod60 資料夾後, 存檔, 取檔名為 mod60.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4-72

73 第 4 章 順序邏輯 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 120 μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此為 MOD 60 計數器, 每個計數脈波有兩種狀態 (0 與 1), 總共有 120 種變化 ) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod60.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 計數 0~59 六十種狀態, 剛好 120 μs 可模擬完成, 可用計數時脈完成輸入信號編輯 4-73

74 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可點選 MD[3..0] 及 M[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD 60 計數器, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-74

75 第 4 章 順序邏輯 圖 模擬結果視窗與上一單元的 MOD 6 計數器相同情況, 在有很多時間點有出現漣波未定態, 此電路亦是屬非同步計數器 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表腳位對應關係輸入輸出名稱 CLK M0 M1 M2 M3 MD0 MD1 MD2 MD3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 DG4 DG5 DG6 DG7 實驗器可選擇使用 CLK1 或 CLK2 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3,4,5,6,7 等 8 個綠色 LED 接腳當輸出端 M0;M1;M2; M3;MD0;MD1;MD2;MD MOD 24 利用 TTL 7490 計數器 IC 製作 MOD24 計數器, 先將兩個 MOD10 計數器電路串級後, 製作 MOD100 計數器, 再利用邏輯閘使其一計數到 24 時立即使清除 (CLEAR) 腳為 1, 使計數清除歸零 即可達成 0~23 計數之 MOD24 計數器 如圖 所示,H 3 H 2 H 1 H 0 為低位元的個位數,HD 3 HD 2 HD 1 HD 0 為高位元的十位數 當計數器計數到 24 時, 個位數的 7490 輸出 H 3 H 2 H 1 H 0 為 0100, 十位數的 7490 輸出 HD 3 HD 2 HD 1 HD 0 為 0010, 此時 H2 及 HD1 經由 AND 閘輸出 1, 其連接到兩個 7490 的清除控制端, 而使計數器清除為 0, 繼續 0~23 之計數 4-75

76 圖 MOD24 計數器電路圖如圖 所示, 經由步驟 : 畫電路圖 存檔 設為工作專案 指定 CPLD 晶片 編譯 軟體模擬 規劃腳位 編譯 下載燒錄 ( 若是 Atmel 的晶片下載前需轉檔 ) 後, 即完成電路設計製作, 此時可配合外部電路 ( 或實驗器模組, 需配合腳位規劃 ) 來驗證 製作 7490 MOD 24 計數器步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖, 利用 Symbol Enter Symbol 叫出 Enter Symbol 視窗, 輸入 7490 以叫出計數器 IC 7490, 按照設計繪製電路圖 2. 新建 7490_mod24 資料夾後, 存檔, 取檔名為 mod24.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4-76

77 第 4 章 順序邏輯 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 48, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) ( 因為在此為 MOD24 計數器, 每個計數脈波有兩種狀態 (0 與 1), 總共有 48 變化 ) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 mod60.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號, 計數 0~23 計二十四種狀態, 剛好 48μs 可模擬完成, 可用計數時脈完成輸入信號編輯 4-77

78 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 可點選 HD[3..0] 及 H[3..0], 按滑鼠右鍵選擇 Ungroup, 可得各輸出端波形圖 模擬沒有錯誤及警告, 所得波形模擬結果符合 MOD 24 計數器, 代表我們製作的電路是正確可用的 4-78

79 第 4 章 順序邏輯 圖 模擬結果視窗 圖 模擬結果視窗與上一單元的 MOD 60 計數器相同情況, 在有很多時間點有出現漣波未定態, 此電路亦是屬非同步計數器 模擬成功之後, 可下載 ( 燒錄 ) 到實驗板做實際電路測試, 以下為接到尼德公司實驗板的接腳表格, 讀者可以按表中接腳設定以完成硬體電路測試 表 電路圖輸出入腳位 CPLD 腳位及實驗器模組腳位對應表腳位對應關係輸入輸出名稱 CLK H0 H1 H2 H3 HD0 HD1 HD2 HD3 CPLD 晶片腳位 實驗器模組對應腳位 CLK1 DG0 DG1 DG2 DG3 DG4 DG5 DG6 DG7 實驗器可選擇使用 CLK1 輸入端, 可選擇由石英晶體振盪輸入時脈 32768Hz 或 RC 振盪電路 ( 調整 VR1 可改變頻率 ) 84 之 CPLD 其時脈輸入接腳必須用第 83, 而 44 之 CPLD 則需用第 43 在此需以 83 接腳當時脈輸入端, 第 0,1,2,3,4,5,6,7 個綠色 LED 接腳當輸出端 H0;H1;H2;H3;HD0;HD1; HD2;HD3 之輸出 4-79

80 4-5 微分電路 在使用正反器之時, 有時會用到前緣觸發及後緣觸發的功能, 主要是要觸發時間只在時脈狀態改變之時, 而非整個時脈週期都可觸發 因為此電路只在時脈由 1 變 0 或由 0 變 1 時產生一極小週期的觸發信號, 類似電路之微分作用, 故稱微分電路 前微分電路 如圖 所示為前微分電路之輸出入波形圖, 對照圖 電路圖, 其原理為只有當輸入信號由 0 變 1 之時, 第一個 D 型正反器輸出 1, 第二個正反器仍保留上一個狀態 0 輸出之時, 輸出端 f_diff 才會輸出 1, 而且只維持 1 個時脈週期, 當下一個時脈週期時, 兩個正反器輸出皆為 1, 此時 f_diff 又回復 0 之狀態, 在此可藉由時脈週期 (CLOCK) 來調整輸出 f_diff 之高態時間長短 圖 前微分電路波形示意圖 圖 前微分電路圖製作前微分電路步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖 2. 新建 f_diff6 資料夾後, 存檔, 取檔名為 f_diff.gdf 4-80

81 第 4 章 順序邏輯 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 16μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 4-81

82 5. 儲存檔案 (Save As), 檔名 f_diff.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 模擬沒有錯誤及警告, 所得波形模擬結果符合前微分電路, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-82

83 第 4 章 順序邏輯 後微分電路 如圖 所示為後微分電路之輸出入波形圖, 對照圖 電路圖, 其原理為只有當輸入信號由 1 變 0 之時, 第一個 D 型正反器輸出 0, 第二個正反器仍保留上一個狀態 1 輸出之時, 輸出端 b_diff 才會輸出 1, 而且只維持 1 個時脈週期, 當下一個時脈週期時, 兩個正反器輸出皆為 0, 此時 b_diff 又回復 0 之狀態, 在此可藉由時脈週期 (CLOCK) 來調整輸出 b_diff 之高態時間長短 圖 後微分電路波形示意圖 圖 後微分電路圖製作後微分電路步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖 2. 新建 b_diff6 資料夾後, 存檔, 取檔名為 b_diff.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 4-83

84 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 16μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 b_diff.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號 4-84

85 第 4 章 順序邏輯 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 模擬沒有錯誤及警告, 所得波形模擬結果符合後微分電路, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-85

86 4-5-3 前後微分電路 如圖 所示為前後微分電路之輸出入波形圖, 對照圖 之電路圖, 其原理為前微分電路及後微分電路的整合, 當輸入信號由 1 變 0 或由 0 變 1 之時, 第一個 D 型正反器輸出 0( 或 1), 第二個正反器仍保留上一個狀態 1( 或 0) 輸出之時, 輸出端 fb_diff 會輸出 1, 而且只維持 1 個時脈週期, 當下一個時脈週期時, 兩個正反器輸出皆為 0( 或 1), 此時 fb_diff 又回復之狀態 0, 在此可藉由時脈週期 (CLOCK) 來調整輸出 fb_diff 之高態時間長短 圖 前後微分電路波形示意圖 圖 前後微分電路圖製作前後微分電路步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖 2. 新建 fb_diff6 資料夾後, 存檔, 取檔名為 fb_diff.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 4-86

87 第 4 章 順序邏輯 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 16μs, 設定格線間距 (Options Grid Size) 設定 1μs, 顯示在視窗中適當大小格線 (View Fit in Window) 圖 開啟新檔視窗 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 fb_diff.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號 4-87

88 圖 儲存檔案視窗 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 模擬沒有錯誤及警告, 所得波形模擬結果符合後微分電路, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-88

89 第 4 章 順序邏輯 4-6 防彈跳電路 設計電路時, 若是有使用到機械式的開關, 就不能不考慮的一個重要問題就是開關的彈跳問題 機械式的開關每當開或關之時, 由於內部彈簧的慣性, 會導致在該瞬間產生多次彈跳, 進而影響電路的正確性, 因此, 防彈跳電路常是電路穩不穩定的一個重要關鍵 本防彈跳電路利用正反器與邏輯閘組合而成, 設計的觀念在於一般開關的彈跳現象大概只會維持在 30 毫秒以下, 所以利用二個 D 型正反器檢查此開關的現在狀態及 30 毫秒前的那個狀態, 若同時為 0( 或 1), 則可假設其開關穩定在 0( 或 1); 若是有一為 1, 有一為 0 則表示開關正處於彈跳狀態, 我們希望開關穩定在 0 時能輸出 0, 穩定在 1 時能輸出 1, 而處於彈跳時則輸出不能跟著變, 而要保持原來狀態, 其真值表如表 所示,SW n 表示第一個 D 型正反器的輸出,SW n+1 表示第二個 D 型正反器的輸出且其值為第一個 D 型正反器延遲 30ms 之輸出 ( 因為兩個 D 型正反器接成移位暫存器, 時脈信號週期為 30ms) 當 SW n SW n+1 =00 時, 我們希望輸出 Q n+1 為 0, 表示狀態是未按鍵且穩定 ; 當 SW n SW n+1 =01 時, 我們希望輸出 Q n+1 為維持原來狀態而不改變, 即因現在狀態是彈跳狀態, 我們不希望輸出跟著彈跳 ; 當 SW n SW n+1 =10 時, 我們希望輸出 Q n+1 為維持原來狀態而不改變, 即因現在狀態彈跳狀態, 我們不希望輸出跟著彈跳 當 SW n SW n+1 =11 時, 我們希望輸出 Q n+1 為 1, 表示狀態是未按鍵且穩定 ; 表 防彈跳電路真值表 SW n SW n+1 Q n+1 備註 未按鍵且穩定 0 1 Qn 彈跳狀態 1 0 Qn 彈跳狀態 按鍵且穩定 30ms 取樣一次 4-89

90 圖 防彈跳電路圖製作防彈跳電路步驟如下 : 1. 開啟新圖形編輯檔, 繪製邏輯電路圖 2. 新建 debounce 資料夾後, 存檔, 取檔名為 debounce.gdf 3. 設為指定工作專案 (File Project Set Project to Current File), 指定 CPLD 晶片 (Assign Device), 並編譯 (MAX+PLUSⅡ Compiler) 如圖 所示, 編譯後沒有錯誤與警告, 表示邏輯正確, 可進行軟體模擬 圖 編譯訊息視窗 4. 開啟新的波形編輯檔案, 設定功能模擬結束時間 (File End Time) 設定 90ms, 設定格線間距 (Options Grid Size) 設定 1ms, 顯示在視窗中適當大小格線 (View Fit in Window) 圖 開啟新檔視窗 4-90

91 第 4 章 順序邏輯 圖 模擬結束時間設定視窗 圖 模擬單位時間設定視窗 5. 儲存檔案 (Save As), 檔名 debounce.scf, 輸入節點 (Node Enter Nodes from SNF, 按 List 及,OK), 編輯輸入信號 圖 儲存檔案視窗 4-91

92 圖 輸出入節點選擇視窗 6. 執行模擬 (MAX+PLUSⅡ Simulator,Start) 如圖 所示, 模擬沒有錯誤及警告, 所得波形模擬結果符合防彈跳電路, 代表我們製作的電路是正確可用的 圖 模擬結果視窗 4-92

93 第 4 章 順序邏輯 4-7 動動腦順序邏輯練習 1. 請依自行製作元件方法製作前微分電路之元件 2. 請依自行製作元件方法製作後微分電路之元件 3. 請依自行製作元件方法製作前後微分電路之元件 4. 請依自行製作元件方法製作防彈跳電路之元件 5. 請設計能每按一次鍵上數 1 之四位元上數計數器, 並由七段顯示器表示出來 4-93

94 4-94