Microsoft Word - FPGA 實驗 doc
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- 翁岚 解
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1 Altera FPGA 燒錄實驗 設計程序 1. 編輯電路設計檔案 : 使用 MAX+plus II 內建圖形編輯器編輯邏輯電路檔案, 並使用 File Save As 存至適當的硬碟目錄, 注意目錄不可用中文或為根目錄 請注意取檔名必須與 Verilog HDL 中的 Top Cell 同名, 且附檔名取 *.v 2. 設定目前編輯的電路檔為專案 :File Project Set Project to Current File 3. 指定設計元件 : 選取 Assign Device, 出現對話框時, 選定欲使用的 IC 編號為 FLEX8000 系列之 EPF8282ALC 存檔並檢查 : 選取 File Project Save&Check 5. 除錯 : 觀察 MAX+plus II - Complier 視窗有無錯誤訊息出現 6. 存檔並編譯 : 選取 File Project Save&Compile, 此步驟將產生燒錄檔 filename.pof 7. 指定腳位對應 :Assign Pin/Location/Chip 修改腳位編號 腳位名稱如無打錯將出現正確輸入或輸出屬性 按 Add 會出現 刪除 1
2 8. 再做一次存檔及編譯 : 選取 File Project Save&Compile 9. 電路驗證 : 根據電路特性使用波形模擬檢視其電路正確性 10. IC 燒錄 : 選取 Programmer, 出現對話框再選 Configure 即可 如第一次使用需進行燒錄 FPGA 的驅動程式設定程序 燒錄正確將出現此視窗 燒錄 FPGA 的驅動程式設定程序 ( 此步驟只需做一次即可 ) Windows XP 系統設定控制台 新增硬體 ( 是 ) 新增硬體裝置 安裝我從清單中 音效, 視訊及遊戲控制器 從磁片安裝 瀏覽 (c:/maxplus2/drivers/win2000) 確定 繼續安裝 Altera ByteBlaster 下一步 繼續安裝 下一步 完成 重新開機 Maxplus2 的硬體設定選取 Programmer Hardware Setup 2
3 波型模擬 1. 進入波形編輯視窗 : 選取 MAX+plus II Waveform Editor 2. 選擇輸出入腳位 : 選取 Node Enter Nodes From SNF 後, 在出現對話框中選 List 按鈕, 選擇 Available Nodes 中的輸入與輸出, 按 鍵選定欲觀察的輸入與輸出信號 最後按 OK 進行波形編輯 3. 設定時脈之週期 : 選取 Option Grid Size, 出現對話框時設定 grid size 為 50ns, 按 OK 鈕 4. 編輯輸入信號的邏輯值 : 先選定欲編輯的輸入腳位信號線, 在欲編輯的區間用滑鼠 mark 使其區間成為黑色, 再用按滑鼠右鍵選定 Insert High 或 Low, 或者使用主視窗的最左邊中選用直接做 0 1 或 1 0 編輯 5. 存檔 : 選取 File Save, 產生 filename.scf 6. 模擬 : 選取 MAX+plus II Simulatior 進行最後的模擬, 以驗證 Verilog file 是否有誤 3
4 實驗板接腳對應圖 S1 1 LED1 2 LED2 3 LED3 4 LED4 6 LED5 7 LED6 8 LED7 9 LED8 S2 13 LED1 15 LED2 16 LED3 18 LED4 19 LED5 20 LED6 21 LED7 22 LED8 DIP1 23 DIP1 24 DIP2 25 DIP3 27 DIP4 28 DIP5 29 DIP6 30 DIP7 34 DIP8 DIP2 35 DIP1 36 DIP2 37 DIP3 39 DIP4 40 DIP5 41 DIP6 42 DIP7 43 DIP8 SW EXT 46 SW1 72 EXT 1 48 SW2 76 EXT 2 49 SW3 77 EXT 3 50 SW4 78 EXT 4 51 SW5 79 EXT 5 55 SW6 81 EXT 6 56 SW7 82 EXT 7 57 SW8 83 EXT 8 84 EXT 9 31 EXT 10 4
5 實驗一 : 四對一多工器電路 腳位指定 : a pin46, b pin48, c pin49, d pin50, s 1 pin30, s 0 pin34, F pin1 實驗二 : 複合邏輯電路 ( 二位元比較器 ) 腳位指定 : a0 pin34, a1 pin30, b0 pin43, b1 pin42, F pin1 實驗三 : 偶同位元產生器 腳位指定 : a0 pin34, a1 pin30, a3 pin29, a4 pin28, F pin1 5
6 實驗四 : 四位元加法器 a[3..0] b[3..0] 四位元加法器 s[3..0] c 腳位指定 : a0 pin34, a1 pin30, a2 pin29, a3 pin28 b0 pin43, b1 pin42, b2 pin41, b3 pin40 s0 pin1, s1 pin2, s2 pin3, s3 pin4, c pin9 實驗五 : 多項式計算電路 設計一個可實現 x 2 + 3x + 1 的電路, 其中 x 為兩位元輸入 腳位指定 :x0 pin34, x1 pin30 p0 pin1, p1 pin2, p2 pin3, p3 pin4, p4 pin6 實驗六 :D 型與 T 型正反器 腳位指定 :a pin34, b pin23, clr pin57, clk pin50, TF pin1, DF pin9 6
7 Page 6-23 實驗七 : 具載入四位元計數器 腳位指定 :Load pin23, D0 pin34, D1 pin30, D2 pin29, D3 pin28, Clrn pin57, clk pin50 Q0 pin1, Q1 pin2, Q2 pin3, Q3 pin4, Co pin9 實驗八 : 四位元移位暫存器 腳位指定 :clr pin57, clk pin50 q0 pin1, q1 pin2, q2 pin3, q3 pin4 實驗九 : 特定位元字串辨識電路 設計一個可從序列輸入位元串中找到 001 並輸出 1 的電路 腳位指定 :clr pin57, ck pin50, x pin34, Z pin1 7
8 實驗十 : 紅綠燈時控電路 腳位指定 :red pin6, yellow pin7, green pin8 實驗十一 : 掃描式七段 LED 計數電路 腳位指定 :rst pin50, enable pin35, blank pin36 col0 pin58, col1 pin60, col2 pin61, col3 pin62 num6 pin63, num5 pin64, num4 pin65, num3 pin66 num2 pin67, num1 pin69, num0 pin70, num7 pin71 實驗十二 : 廣告燈電路 腳位指定 :rst pin50 q0 pin1, q1 pin2, q2 pin3, q3 pin4 q4 pin6, q5 pin7, q6 pin8, q7 pin9 8
9 // Traffic.V, Traffic Light Controller (Main) `include "Cnt16.V" // 引用 Cnt16.V, 4 位元計數器 (Traffic Light Controller, Counter) `include "Tra_Cntl.V" // 引用 Tra_Cntl.V, 紅綠燈控制器的狀態控制電路 module Traffic(Clock, Reset, RED, GREEN, YELLOW); input Clock, Reset; output RED, GREEN, YELLOW; // 下列的這些變數名稱是用於內部的接線 wire RED, GREEN, YELLOW, R, G, Y; wire Recount_Counter16; wire [23:0] Count_Number; assign RED=~R; assign YELLOW=~Y; assign GREEN=~G; Traffic_Control_FSM U0(Clock, Reset, Count_Number, Recount_Counter16, R, G, Y); Counter_16 U1(Clock, Reset, Recount_Counter16, Count_Number); module // Tra_Cntl.V, 紅綠燈控制器的狀態控制電路 (Traffic Light Controller, FSM) module Traffic_Control_FSM(Clock, Reset, Count_In, Recount_Counter16, RED, GREEN, YELLOW); input Clock, Reset; input [23:0] Count_In; output Recount_Counter16, RED, GREEN, YELLOW; reg Recount_Counter16, RED, GREEN, YELLOW; reg [2:0] state,greencount; `define Rate // 時間倍數 `define RED_Light_Time 4*`Rate // 紅燈亮的時間 `define GREEN_Light_Time 4*`Rate // 綠燈亮的時間 `define YELLOW_Light_Time 1*`Rate // 黃燈亮的時間 `define GREEN_Off_Time 1*`Rate // 綠燈滅的時間 ( 閃爍 ) `define GREEN_On_Time 1*`Rate // 綠燈亮的時間 ( 閃爍 ) parameter RED_Light = 3'b000, GREEN_Light = 3'b001, GREEN_On = 3'b010,GREEN_Off = 3'b011, YELLOW_Light = 3'b100; Clock) if (Reset) // 電路重置 // 初始狀態設為 : RED_Light ( 紅燈 ) state = RED_Light; RED = 1'b1; // 紅燈亮 GREEN = 1'b0; YELLOW = 1'b0; // 重新計數 Counter_16 設為 : 1 ( 重新計數 ) Recount_Counter16 = 1; case (state) RED_Light: // 目前狀態為 : RED_Light ( 紅燈 ) // 紅燈 : 維持 RED_Light_Time 個時間單位 if (Count_In == `RED_Light_Time) // 重新計數 Counter_16 設為 : 1 ( 重新計數 ) Recount_Counter16 = 1; // 下個狀態為 : GREEN_Light ( 綠燈 ) state = GREEN_Light; // 重新計數 Counter_16 設為 : 0 ( 不重新計數 ) Recount_Counter16 = 0; RED = 1'b1; // 紅燈亮 9
10 GREEN = 1'b0; YELLOW = 1'b0; GREEN_Light: // 目前狀態為 : GREEN_Light ( 綠燈 ) // 綠燈 : 維持 GREEN_Light_Time 個時間單位 if (Count_In == `GREEN_Light_Time) // 重新計數 Counter_16 設為 : 1 ( 重新計數 ) Recount_Counter16 = 1; GreenCount=0; state = GREEN_On; // 下個狀態為 : GREEN_On( 綠燈閃爍 ) // 重新計數 Counter_16 設為 : 0 ( 不重新計數 ) Recount_Counter16 = 0; RED = 1'b0; GREEN = 1'b1; // 綠燈亮 YELLOW = 1'b0; GREEN_On: // 目前狀態為 : GREEN_Light ( 綠燈 ) // 綠燈 : 維持 GREEN_Light_Time 個時間單位 if (Count_In == `GREEN_On_Time) // 重新計數 Counter_16 設為 : 1 ( 重新計數 ) Recount_Counter16 = 1; if(greencount==3) state = YELLOW_Light;// 下個狀態為 : YELLOW ( 黃燈 ) state = GREEN_Off; // 重新計數 Counter_16 設為 : 0 ( 不重新計數 ) Recount_Counter16 = 0; RED = 1'b0; GREEN = 1'b1; // 綠燈亮 YELLOW = 1'b0; GREEN_Off:// 目前狀態為 : GREEN_Light ( 綠燈 ) // 綠燈 : 維持 GREEN_Light_Time 個時間單位 if (Count_In == `GREEN_Off_Time) // 重新計數 Counter_16 設為 : 1 ( 重新計數 ) Recount_Counter16 = 1; GreenCount=GreenCount+1; // 下個狀態為 : GREEN_Light ( 綠燈 ) state = GREEN_On; // 重新計數 Counter_16 設為 : 0 ( 不重新計數 ) Recount_Counter16 = 0; RED = 1'b0; GREEN = 1'b0; // 綠燈滅 YELLOW = 1'b0; YELLOW_Light: // 目前狀態為 : YELLOW_Light ( 黃燈 ) // 黃燈 : 維持 YELLOW_Light_Time 個時間單位 if (Count_In == `YELLOW_Light_Time) // 重新計數 Counter_16 設為 : 1 ( 重新計數 ) Recount_Counter16 = 1; // 下個狀態為 : RED_Light ( 紅燈 ) state = RED_Light; 10
11 // 重新計數 Counter_16 設為 : 0 ( 不重新計數 ) Recount_Counter16 = 0; RED = 1'b0; GREEN = 1'b0; YELLOW = 1'b1; // 黃燈亮 default: // 目前狀態為 : 無效的的電路狀態 (X 或 = 2'b11) state = 2'bXX; // 無效的的電路狀態 (2'bXX) // 重新計數 Counter_16 設為 : 0 ( 不重新計數 ) Recount_Counter16 = 0; RED = 1'bX; GREEN = 1'bX; YELLOW = 1'bX; case module // Cnt16.V: 4 位元計數器 (Traffic Light Controller, Counter) // 具有 重置 及 重新計數 訊號控制的 // 4 位元 (0~15) 正緣觸發計數器 module Counter_16 (Clock, Reset, Recount_Counter16, Count_Out); input Clock, Reset, Recount_Counter16; output [23:0] Count_Out; reg [23:0] Count_Out; (posedge Clock) if (Reset) // 重置 Count_Out = 0; // 清除為 0 if (Recount_Counter16) // 重新計數 Count_Out = 0; // 清除為 0 Count_Out = Count_Out + 1; // 計數值 +1 module module disp(dig, num, col, enable, blank, clk, rst); output [7:0] num; output [3:0] col; output [1:0] dig; input blank, enable, clk, rst; reg [18:0] cnt; //counter reg [15:0] cnt1; reg [1:0] dig; //display digital 11
12 wire [3:0] in0, in1, in2, in3; wire [7:0] tmp; wire [3:0] in; wire clkn, bk, clk1; assign clk1=cnt[18]; clk1 or negedge rst) if (rst==0) cnt1=0; if (enable==1) cnt1=cnt1+1; assign in0=cnt1[3:0]; assign in1=cnt1[7:4]; assign in2=cnt1[11:8]; assign in3=cnt1[15:12]; assign in=(dig==0)?in0: (dig==1)?in1: (dig==2)?in2: in3; assign num=~tmp; //driven by low active assign tmp=(in==4'b0000)?8'b0_ : //'0' (in==4'b0001)?8'b0_ : //'1' (in==4'b0010)?8'b0_ : //'2' (in==4'b0011)?8'b0_ : //'3' (in==4'b0100)?8'b0_ : //'4' (in==4'b0101)?8'b0_ : //'5' (in==4'b0110)?8'b0_ : //'6' (in==4'b0111)?8'b0_ : //'7' (in==4'b1000)?8'b0_ : //'8' (in==4'b1001)?8'b0_ : //'9' (in==4'b1010)?8'b0_ : //'a' (in==4'b1011)?8'b0_ : //'b' (in==4'b1100)?8'b0_ : //'c' (in==4'b1101)?8'b0_ : //'d' (in==4'b1110)?8'b0_ : //'e' 8'b0_ ; //'f' assign col=({bk,dig}==3'b000)?4'b1110: ({bk,dig}==3'b001)?4'b1101: ({bk,dig}==3'b010)?4'b1011: ({bk,dig}==3'b011)?4'b0111: 4'b1111; assign bk=blank (cnt[0]&~cnt[1]); //(cnt[0]&~cnt[1]) cancels some ghost images assign clkn=cnt[1]; clkn or negedge rst) if (rst==0) dig=2'b11; dig=dig+1; clk or negedge rst) if (rst==0) cnt=0; cnt=cnt+1; module 12
13 module led(q, clk, rst); output [7:0] q; input clk, rst; reg [7:0] q; reg [3:0] state; reg [18:0] cnt; wire clk1; parameter s0=4'b0000, s1=4'b0001, s2=4'b0010, s3=4'b0011, s4=4'b0100, s5=4'b0101, s6=4'b0110, s7=4'b0111, s8=4'b1000, s9=4'b1001, sa=4'b1010, sb=4'b1011, sc=4'b1100, sd=4'b1101, se=4'b1110, sf=4'b1111; assign clk1=cnt[17]; clk1 or negedge rst) if (rst==0) state<=s0; q<=0; case (state) s0: q<=8'b1111_1110; state<=s1; s1: q<=8'b1111_1101; state<=s2; s2: q<=8'b1111_1011; state<=s3; s3: q<=8'b1111_0111; state<=s4; s4: q<=8'b1110_1111; state<=s5; s5: q<=8'b1101_1111; state<=s6; s6: q<=8'b1011_1111; state<=s7; s7: q<=8'b0111_1111; state<=s8; s8: q<=8'b1011_1111; state<=s9; s9: q<=8'b1101_1111; state<=sa; sa: q<=8'b1110_1111; state<=sb; sb: q<=8'b1111_0111; state<=sc; sc: q<=8'b1111_1011; state<=sd; sd: q<=8'b1111_1101; state<=s0; se: q<=8'b1111_1110; state<=s1; sf: q<=8'b1111_1110; state<=s1; case clk or negedge rst) if (rst==0) cnt=0; cnt=cnt+1; module 13
2. initial always initial always 0 always initial always fork module initial always 2 module clk_gen_demo(clock1,clock2); output clock1,clock2; reg cl
Verilog HDL Verilog VerilogHDL 1. Module 1 2 VerilogHDL @ ( 2. initial always initial always 0 always initial always fork module initial always 2 module clk_gen_demo(clock1,clock2); output clock1,clock2;
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Verilog HDL Verilog HDL 邏 令 列邏 路 例 練 數 度 (top-down design) 行 (concurrency) 2.1 Verilog HDL (module) 邏 HDL 理 HDL 邏 料 數 邏 邏 路 module module_name (port_list) // 列 //
Huawei Technologies Co
Testbench Preliminary itator 1 TESTBENCH... 3 2 TESTBENCH... 3 2.1 Testbench... 3 2.2... 4 2.2.1 HDL... 4 2.2.2... 5 2.2.3 PLI... 5 2.3... 6 2.4... 6 2.4.1... 6 2.4.2... 7 3 TESTBENCH... 9 3.1 2-4... 9
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a b c d e f g C2 C1 2
a b c d e f g C2 C1 2 IN1 IN2 0 2 to 1 Mux 1 IN1 IN2 0 2 to 1 Mux 1 Sel= 0 M0 High C2 C1 Sel= 1 M0 Low C2 C1 1 to 2 decoder M1 Low 1 to 2 decoder M1 High 3 BCD 1Hz clk 64Hz BCD 4 4 0 1 2 to 1 Mux sel 4
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Verilog 1 錄 料 7. 邏 8. 料流 9. 行 10. 令 11. 邏 路 例 2 1. Verilog 路 (Flexibility) 易 更 更 易 連 林 數 (Portability) 不 不 易 C 3 2. Verilog Verilog (model) (switch level) (transistor) 邏 (gate level) 料流 (data flow) (register
图 片 展 示 : 资 源 简 介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路 有 源 晶 振 (50M,25M) AS & JTAG 标 准 接 口 VGA 接 口 UART 接 口 蜂 鸣 器 8bit 并 行 DAC 8 路 按 键
官 方 淘 宝 地 址 :http://metech.taobao.com/ MeTech verilog 典 型 例 程 讲 解 V1.0 笔 者 :MeTech 小 芯 技 术 支 持 QQ : 417765928 1026690567 技 术 支 持 QQ 群 :207186911 China AET 讨 论 组 http://group.chinaaet.com/293 笔 者 博 客 :http://blog.csdn.net/ywhfdl
(Load Project) (Save Project) (OffLine Mode) (Help) Intel Hex Motor
1 4.1.1.1 (Load) 14 1.1 1 4.1.1.2 (Save) 14 1.1.1 1 4.1.2 (Buffer) 16 1.1.2 1 4.1.3 (Device) 16 1.1.3 1 4.1.3.1 (Select Device) 16 2 4.1.3.2 (Device Info) 16 2.1 2 4.1.3.3 (Adapter) 17 2.1.1 CD-ROM 2 4.1.4
z x / +/- < >< >< >< >< > 3 b10x b10x 0~9,a~f,A~F, 0~9,a~f,A~F, x,x,z,z,?,_ x,x,z,z,?,_ h H 0~9,_ 0~9,_ d D 0~7,x,X,z,Z
Verilog Verilog HDL HDL Verilog Verilog 1. 1. 1.1 1.1 TAB TAB VerilogHDL VerilogHDL C 1.2 1.2 C // // /* /* /* /* SYNOPSY SYNOPSY Design Compiler Design Compiler // //synopsys synopsys /* /*synopsys synopsys
第一章.doc
----------------------------------------------------------------------------------------------------------------------------------------- 1 -----------------------------------------------------------------------------------------------------------------------------------------
行业
PCL-1800 PCL-1800 1.1...2 1.1.1 1K FIFO...2 1.1.2...2 1.1.3 16...3 1.1.4...3 1.1.5...3 1.1.6...3 1.2...3 1.3...4 1.4...5 2.1...5 2.2...6 2.2.1...6 2.2.2...6 2.2.3 D/A...7 2.2.4...7 2.2.5 TRIG0 GATE0...8
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93 年度 路 Altera FPGA 類 CAM. 參 CIC FPGA Development Kit( 參 錄 A) 來 類 CAM 令 狀 來 行 料 參 錄 B 例 來 參 CIC 參 I/O Response 來 參 錄 C 了 利 FPGA 參 參 錄 D CIC 路 錄 行 IC 9: : IC CIC 行 了 便 參 參 錄 E 列.. CLK RST_ OP Test Bench
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11 (test bench) Verilog HDL 11.1 1) ( ) 2) 3) Verilog HDL module T e s t _ B e n c h; // L o c a l _ r e g _ a n d _ n e t _ d e c l a r a t i o n s G e n e r a t e _ w a v e f o r m s _ u s i n g & s
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PCI-1711/1711L 1.1...2 1.1.1...2 1.1.2...2 1.1.3 FIFO...2 1.1.4...2 1.1.5 16 16...3 1.2...3 2.1...3 2.2...3 2.2.1... 2.2.2...8 2.3...10 2.3.1...10 2.3.2... 11 2.3.3...12 2.3.4...13 2.4.5...14 3.1...16
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TPM BIOS Infineon TPM Smart TPM Infineon TPM Smart TPM TPM Smart TPM TPM Advanced Mode...8
Smart TPM Rev. 1001 Smart TPM Ultra TPM Smart TPM TPM...3 1. BIOS... 3 2. Infineon TPM Smart TPM... 4 2.1. Infineon TPM...4 2.2. Smart TPM...4 3. TPM... 5 3.1. Smart TPM TPM...5 3.2. Advanced Mode...8
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niosii H:\DB2005\project\niosDK\Example\NiosSmall QuartusII4.2 File -> New Project Wizard Diectory,Name,Top-Level Entity Add Files EDA Tools Setting Finish, OK H:\DB2005\project\niosDK\Example\NiosSmall
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The golden pins of the PCI card can be oxidized after months or years
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ALTERA_CPLD... 3 11SY_03091... 3 12SY_03091...4....5 21 5 22...8 23..10 24..12 25..13..17 3 1EPM7128SLC.......17 3 2EPM7032SLC.......18 33HT46R47......19..20 41..20 42. 43..26..27 5151DEMO I/O...27 52A/D89C51...28
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93 年度 路 Xilinx FPGA 類 CAM. 參 CIC FPGA Development Kit( 參 錄 A) 來 類 CAM 令 狀 來 行 料 參 錄 B 例 來 參 CIC 參 I/O Response 來 參 錄 C 了 利 FPGA 參 參 錄 D CIC 路 錄 行 IC 9: : IC CIC 行 了 便 參 參 錄 E 列.. CLK RST_ OP Test Bench
程式人雜誌
程 式 人 雜 誌 2014 年 8 月 號 本 期 焦 點 :FPGA 可 程 式 化 電 路 程 式 人 雜 誌 前 言 編 輯 小 語 授 權 聲 明 本 期 焦 點 FPGA 簡 介 FPGA 的 設 計 流 程 與 開 發 工 具 -- 使 用 Icarus + Altera Quartus II + 北 瀚 FPGA 板 子 程 式 人 文 集 開 放 電 腦 計 畫 (13) -- 將
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PC 與 HMI 下載線路圖 HMI PC 1 RS422 R+ 2 RS232 RX 3 RS232 TX 2 RS232 RX 3 RS232 TX 4RS485 D+/RS422 T+ 6 RS422 R- 7 RS232 RTS 8 RS232 CTS 7 RS232 RTS 8 RS232CTS 9RS485 D-/RS422 T- SH( 外殼 ) DB9( 母 ) 接頭 SH( 外殼
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七段顯示器控制電路四位數 _ 使用解碼器驅動 +5 V 10 uf 8.2 k 12 MHz 20 pf 1 2 3 4 5 6 7 8 9 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 RESET 10 P3.0 11 12 13 14 15 16 17 18 19 20 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 XTAL2 XTAL1
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目 錄 本 校 大 事 記 (2007-2012)... 3-4 校 務 報 告 (1) 班 級 結 構 及 學 生 人 數... 5 (2) 教 職 員... 5 (3) 管 理 與 組 織... 6-7 3.1 校 本 管 理 3.2 教 師 專 業 發 展 3.3 教 職 員 評 鑑 3.4 校 園 建 設 3.5 資 訊 科 技 (4) 學 與 教... 7-15 4.1 課 程 4.1.1
audiogram3 Owners Manual
USB AUDIO INTERFACE ZH 2 AUDIOGRAM 3 ( ) * Yamaha USB Yamaha USB ( ) ( ) USB Yamaha (5)-10 1/2 AUDIOGRAM 3 3 MIC / INST (XLR ) (IEC60268 ): 1 2 (+) 3 (-) 2 1 3 Yamaha USB Yamaha Yamaha Steinberg Media
行业
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ARM JTAG实时仿真器安装使用指南
ARM JTAG Version 1.31 2003. 11. 12 ARM JTAG ARM JTAG.3 ARM 2.1.4 2.2.4 ARM JTAG 3.1 18 3.2 18 3.2.1 Multi-ICE Server.18 3.2.2 ADS..21 ARM JTAG 4.1 Multi-ICE Server 33 4.1.1 Multi-ICE Server..... 33 4.1.2
綠 色 消 費 就 是 一 種 透 過 環 保 的 購 買 行 為, 讓 資 源 能 夠 不 斷 循 環 使 用 的 消 費 觀 它 和 資 源 回 收 除 了 同 樣 都 是 愛 護 地 球 的 環 保 行 為, 綠 色 消 費 是 " 買 東 西 前 做 的 環 保 ", 而 資 源 回 收 就
明 德 國 中 黃 曉 琪 一 適 合 使 用 校 級 : 國 中 二 家 庭 教 育 主 題 : 家 庭 生 活 管 理 三 生 活 故 事 : ( 新 聞 事 件 ) 環 保 新 制 北 市 對 產 品 包 裝 過 度 業 者 開 罰 台 北 市 政 府 環 保 局 實 施 限 制 產 品 過 度 包 裝 政 策, 凡 違 反 政 策 的 製 造 輸 入 業 者 將 依 資 源 回 收 再 利
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TERM PROJECT R88921002 Sigma-Delta Modulation (1), (A/D,D/A) (Quantization Error), Sigma-Delta Modulation, ADC, DAC Fractional N Frequency Synthesizer,,,, (2) Ó-Ä ADC cascaded integrator-comb filter( ),
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CA-C750К
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Lab7:7 段顯示器控制電路 [ 實驗說明 ] : 這一個範例將分成兩階段 首先使用 ISE12.4 先進行叫用 Seven_Segmenet.vhd 模組建立 4bit HEX 轉換 7 段顯示器控制電路練習 接著再使用 Lab1 所設計的 2:4 解碼器與 Lab4 四位元加法器電路利用 Schematic 階層式設計快速建立加法器和輸出到 7 段顯示器的控制電路 你將開啟一個 Seven_Segmenet_Adder.sch
CC213
: (Ken-Yi Lee), E-mail: feis.tw@gmail.com 9 [P.11] : Dev C++ [P.12] : http://c.feis.tw [P.13] [P.14] [P.15] [P.17] [P.23] Dev C++ [P.24] [P.27] [P.34] C / C++ [P.35] 10 C / C++ C C++ C C++ C++ C ( ) C++
Epson
WH / MS CMP0087-00 TC WH/MS EPSON EPSON EXCEED YOUR VISION EXCEED YOUR VISION Seiko Corporation Microsoft and Windows are registered trademarks of Microsoft Corporation. Mac and Mac OS are registered trademarks
神召會康樂中學創校已迄四十二載，感謝上帝的眷祐，其中有數不盡的恩典
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第五章同步序向邏輯 5- 序向電路 同步時脈序向電路 5-2 閂鎖器 SR 閂鎖器 (SR Latch): 由 NOR 閘所構成之 SR 閂鎖器 由 NAND 閘所構成之 SR 閂鎖器 2 具有控制輸入之 SR 閂鎖器 D 型閂鎖器 (D Latch) 3 閂鎖器之符號圖 5-3 正反器 閂鎖器和正反器之時脈響應 4 邊緣觸發 D 型正反器 (Edge- Triggered D Flip-Flop)
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軟體說明書繁體中文 RGB A 目錄 - CONTENTS 01 09 15 17 22 軟體主介面 巨集設定說明 主介面概觀 個人設定檔 (Profiles) 一般模式 / 遊戲模式 按鍵功能分配 巨集管理器概觀 巨集管理器 巨集錄製設定 巨集錄製時間列表 插入指令 閃移系統 - I.S.S (Instant Shift System) 燈光設定更新韌體 閃移系統啟動鈕設定說明 燈光設定介面 介面區域一
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KT-SOPCx开发套件简明教程
V2.03 2005-9-1 FPGA SOC FPGA/SOPC IT QuartusII NiosII IDE FPGA/SOPC FPGA/SOPC FPGA/SOPC CT-SOPCx FPGA/SOPC CPLD/FPGA www.fpga.com.cn CPLD/FPGA FPGA QuartusII NiosII CPU SOPC SOPC Builder NiosII IDE 1 www.21control.com
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Latches and Flip-Flops 11.1 Introduction 11.2 Set-Reset Latch 11.3 Gated D Latch 11.4 Edge-Triggered D Flip-Flop 11.5 S-R Flip-Flop 11.6 J-K Flip-Flop 11.7 T Flip-Flop 11.8 Flip-Flops with additional Inputs
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PCI-1751 1.1...2 1.2...2 1.3...2 1.4...3 2.1...3 2.2...3 2.2.1...3 2.2.2...3 2.2.3 JP4...4 2.2.4...4 2.3...5 2.3.1...6 2.3.2...7 2.4...12 2.4.1...13 2.4.2...13 2.4.3...14 3.1...16 3.1.1 /...16 3.1.2 /...17
Serial ATA ( Silicon Image SiI3114)...2 (1) SATA... 2 (2) B I O S S A T A... 3 (3) RAID BIOS RAID... 5 (4) S A T A... 8 (5) S A T A... 10
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作者 Amber 版本 1.0.0 日期 2012/04/25 頁數 1/7 如何使用 LED 燈顯示狀態? 適用於 : 平台 作業系統版本 XPAC utility 版本 XP-8000 系列 N/A N/A XP-8000-Atom 系列 WES2009 所有版本 N/A: Not applicable to this platform and OS. 注意! 欲變更系統的任何設定之前, 請先關閉
新时期共青团工作实务全书（三十九）
........................... I II....................... 1990... .................. 1991......... III ,, 3 3 6 30 1990 19 19 ,, 30%, 1986 12 19 1989 12 25 1990 11 10 1989 10 30 1990 830 19 40
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K7VT2_QIG_v3
............ 1 2 3 4 5 [R] : Enter Raid setup utility 6 Press[A]keytocreateRAID RAID Type: JBOD RAID 0 RAID 1: 2 7 RAID 0 Auto Create Manual Create: 2 RAID 0 Block Size: 16K 32K
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B 6 A A N A S A +V B B B +V 2
B 6 A A N A S A +V B B B +V 2 V A A B B 3 C Vcc FT7 B B 1 C 1 V cc C 2 B 2 G G B 3 C 3V cc C B ND ND GND V A A B B C 1 C 3 C 2 C V cc V cc V 220Ωx B 1 B 2 B 3 B GND GND A B A B 1 1 0 0 0 2 0 1 0 0 3 0
证券代码（A股/H股）：000063/ 证券简称：中兴通讯 公告编号：
2 21,310,164 21,779,131-2.15 10,156,038 10,125,095 0.31 10.58 10.55 0.28 10.57 10.55 0.19-2,271,243-2,336,083 2.78% 0.035 0.240-85.42% 0.33 2.45 2.12 0.35 2.43 2.08 3 2,089 2,292 7,425-457 -2,587 4.2 33,418
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第一章
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FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD 1.1 FPGA/CPLD CPLD Complex Programable Logic Device FPGA Field Programable Gate Array 1.3 CPLD/FPGA PLD PLD ASIC PLD PLD PLD FPGA PLD 7032LC 3 PLD 70 1
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AL-M200 Series
NPD4754-00 TC ( ) Windows 7 1. [Start ( )] [Control Panel ()] [Network and Internet ( )] 2. [Network and Sharing Center ( )] 3. [Change adapter settings ( )] 4. 3 Windows XP 1. [Start ( )] [Control Panel
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PCI-1762 PCI-1762 1.1...2 1.1.1...2 1.1.2...2 1.1.3...2 1.1.4 PCI...2 1.1.5 ID...2 1.2...3 1.3...3 2.1...3 2.2...3 2.2.1 NC/NO(/)...3 2.2.2...4 2.2.2 ID...5 2.3...5 2.3.1...5 2.3.2...7 2.4...12 2.4.1...12
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行 政 第 十 八 卷, 總 第 七 十 期, 2005 No.4, 1269 1302 1269 澳 門 衛 生 史 試 編 * José da Conceição Afonso ** 健 康 與 城 市 建 設 在 19 世 紀 末 至 20 世 紀 初 頭 20 年, 在 澳 門 設 立 健 康 設 施 和 醫 療 服 務 設 施 及 立 法 是 當 時 抗 病 政 策 的 主 要 內 容,
iml v C / 0W EVM - pplication Notes. IC Description The iml8683 is a Three Terminal Current Controller (TTCC) for regulating the current flowin
iml8683-220v C / 0W EVM - pplication Notes iml8683 220V C 0W EVM pplication Notes Table of Content. IC Description... 2 2. Features... 2 3. Package and Pin Diagrams... 2 4. pplication Circuit... 3 5. PCB
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目 录 如 何 阅 读 本 说 明 书! 感 谢 您 惠 购 先 锋 产 品 请 务 必 阅 读 本 册 子 和 本 机 附 带 的 使 用 说 明 书 ( 基 本 版 ) 它 们 都 包 含 使 用 本 产 品 之 前 必 须 充 分 了 解 的 重 要 信 息! 在 本 说 明 书 中, 产 品
DDJ-SP http://pioneerdj.com/support/ http://serato.com/ 目 录 如 何 阅 读 本 说 明 书! 感 谢 您 惠 购 先 锋 产 品 请 务 必 阅 读 本 册 子 和 本 机 附 带 的 使 用 说 明 书 ( 基 本 版 ) 它 们 都 包 含 使 用 本 产 品 之 前 必 须 充 分 了 解 的 重 要 信 息! 在 本 说 明 书 中,
Ác Åé å Serial ATA ( Sil3132) S A T A (1) SATA (2) BIOS SATA (3)* RAID BIOS RAID (4) SATA (5) SATA (a) S A T A ( S A T A R A I D ) (b) (c) Windows XP
Serial ATA ( Sil3132)...2 (1) SATA... 2 (2) B I O S S A T A... 3 (3) RAID BIOS RAID... 6 (4) S A T A... 10 (5) S A T A... 12 Ác Åé å Serial ATA ( Sil3132) S A T A (1) SATA (2) BIOS SATA (3)* RAID BIOS
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EDM12864-GR 1 24 1. ----------------------------------------------------3 2. ----------------------------------------------------3 3. ----------------------------------------------------3 4. -------------------------------------------------------6
組合邏輯的設計
R R R LED RL 第一部份 : 組合邏輯的設計 步驟 :. 決定輸出入變數, 繪製方塊圖. 列出真值表. 化簡輸出函數 4. 繪製電路圖 範例 : 設計一個三人用表決電路, 當多數人贊成的時候, 輸出 LED 亮起, 否則熄滅 解答 :. 決定輸出入變數, 繪製方塊圖. 列出真值表. 化簡輸出函數 F ( )( )( ) F 4. 繪製電路圖 Vcc U U U4 範例 : 設計一個三輸入的加總電路,
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XZL024 http://item.taobao.com/item.htm?id=6321822194 1 1 1.1 1.2 1.3 1.4 2 2.1 2.2 2.3 3 USBee Suite 3.1 3.2 3.3 3.4 4 RS232 RS485 RS422 CAN http://item.taobao.com/item.htm?id=6321822194 2 1 XZL024 PC
Cube20S small, speedy, safe Eextremely modular Up to 64 modules per bus node Quick reaction time: up to 20 µs Cube20S A new Member of the Cube Family
small, speedy, safe Eextremely modular Up to 64 modules per bus de Quick reaction time: up to 20 µs A new Member of the Cube Family Murrelektronik s modular I/O system expands the field-tested Cube family
行业
PCI-1727U 快 速 安 装 使 用 手 册 PCI-1727U 快 速 安 装 使 用 手 册... 1 第 一 章 产 品 介 绍... 2 1.1 概 述...2 1.1.1 即 插 即 用 功 能...2 1.1.2 灵 活 的 电 压 输 出 范 围...2 1.1.3 板 卡 ID...2 1.2 特 点 :...2 1.3 选 型 指 导...2 第 二 章 安 装 与 测 试...
GH1220 Hall Switch
Unipolar Hall Switch - Medium Sensitivity Product Description The DH220 is a unipolar h all switch designed in CMOS technology. The IC internally includes a voltage regulator, Hall sensor with dynamic
2004cm
重要注意事項 視窗系統所在的硬碟分割區 ( 一般常使用 C:\ 硬碟分割區 ), 建議最少要有 20 GB 的可使用空間, 且該硬碟分割區內只限於安裝視窗系統及 DVR 主機程式 錄影紀錄的儲存位置, 應該避免使用視窗系統所在的硬碟分割區, 而是在其他的硬碟分割區內 這樣的配置方式能保持視窗系統及 DVR 主機程式的執行效能及長期穩定性 2400 1 2 2404S H1004S - - - 2416SG
Windows 2000 Server for T100
2 1 Windows 95/98 Windows 2000 3.5 Windows NT Server 4.0 2 Windows DOS 3.5 T200 2002 RAID RAID RAID 5.1 Windows 2000 Server T200 2002 Windows 2000 Server Windows 2000 Server Windows 2000 Server 3.5 for
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EDM12864-03 : 25-1 : 116600 : (0411)7612956 7632020 7612955 : (0411)7612958 Model No.: Editor: 1. ----------------------------------------------------3 2. ----------------------------------------------------3
SB All Chinese_ITMU
SB240 ( 問 題 編 號 :2380) (000) 運 作 開 支 據 綱 領 指, 消 防 處 由 2015 年 3 月 31 日 預 算 設 有 的 10 245 個 非 首 長 級 職 位, 增 至 2016 年 3 月 31 日 的 10 390 個, 增 幅 為 145 個, 相 關 新 聘 請 的 職 位 類 別 及 工 作 性 質 為 何? 同 時, 現 有 消 防 處 設 有
PTS7_Manual.PDF
User Manual Soliton Technologies CO., LTD www.soliton.com.tw - PCI V2.2. - PCI 32-bit / 33MHz * 2 - Zero Skew CLK Signal Generator. - (each Slot). -. - PCI. - Hot-Swap - DOS, Windows 98/2000/XP, Linux
福建中联房地产开发集团有限公司
宁 德 市 中 维 房 地 产 开 发 有 限 公 司 泰 禾 红 树 林 项 目 环 境 影 响 报 告 书 ( 简 本 ) 建 设 单 位 : 宁 德 市 中 维 房 地 产 开 发 有 限 公 司 评 价 单 位 : 北 京 中 安 质 环 技 术 评 价 中 心 有 限 公 司 国 环 评 证 乙 字 第 1029 号 二 O 一 三 年 O 十 月 1. 建 设 项 目 概 况 1.1 项
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2009 : 2009/09 PC Microsoft, MS-DOS, Windows, Windows Sound System Microsoft Corporation Intel, Atom Intel Corporation Sound Blaster, Sound Blaster ProCreative Technology I AC AC AC AC AC - 115 V/60 Hz
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Chapter 2 GIGA-BYTE TECHNOLOGY CO., LTD. ("GBT") GBT GBT GBT 2003 6 24-1 - 1....3 1.1.... 3 1.2.... 3 2....4 2.1.... 4 2.2.... 5 2.3.... 6 3....8 3.1. Windows 98/98SE Windows ME Windows XP 8 3.1.1....8
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Chapter 2 GIGA-BYTE TECHNOLOGY CO., LTD. ("GBT") GBT GBT GBT 2003 6 5-1 - 1....3 1.1....3 1.2. Radeon 9200...3 2....4 2.1....4 2.2....5 2.3....7 3....9 3.1. Windows 98/98SE Windows ME Windows XP...9 3.1.1....