Microsoft PowerPoint - FPGA设计高级进阶.ppt
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- 贰鸭 忻
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1 FPGA 设计高级进阶 贺光辉清华大学电子工程系 1
2 目标 掌握 FPGA 的基本设计原则 乒乓结构 流水线设计 异步时钟域的处理 状态机的设计 毛刺的消除 掌握 FPGA 设计的注意事项 从文档到设计完成 从设计实例加深设计思想 2
3 提纲 FPGA 的基本设计原则 FPGA 设计的注意事项 设计实例 交织器 数据适配器 3
4 推荐书籍 Verilog Verilog 数字系统设计教程夏宇闻 北京航天航空大学出版社 硬件描述语言 Verilog FPGA 刘明业等译清华大学出版社 基于 FPGA 的系统设计 ( 英文版 ) Wayne Wolf 机械工业出版社 Altera FPGA/CPLD 设计 ( 高级篇 ) EDA 先锋工作室人民邮电出版社 IC 设计 Reuse methodology manual for system-on-a-chip designs 3rd ed. M ichael Keating, Pierre Bricaud. 片上系统 : 可重用设计方法学沈戈, 等译电子工业出版社, 2004 Writing testbenches : functional verification of HDL models / J anick Bergeron Boston : Kluwer Academic, c2000 4
5 推荐文章 Verilog Coding Styles For Improved Simulation Efficiency State Machine Coding Styles for Synthesis Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs Synchronous Resets? Asynchronous Resets? I am so confused! Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill! 5
6 FPGA 设计的两条思路 控制通路 ( 上午 ) 有限状态机的设计 异步时钟域的处理 数据通路 ( 下午 ) 关注算法到结构的映射 6
7 FPGA 设计基本原则 7
8 目标 完成本单元的学习后你将会 加深 FPGA 设计常用的设计思想和技巧 了解为什么才用流水线设计 掌握处理异步时钟的方法 掌握状态机的设计 了解毛刺消除的方法 8
9 FPGA 设计流程 Design Specification Design Entry/RTL Coding - Behavioral or Structural Description of Design CLB Block RAM I/O RTL 仿真 - Functional Simulation (Modelsim ) - Verify Logic Model & Data Flow (No Timing Delays) 综合 - Translate Design into Device Specific Primitives - Optimization to Meet Required Area & Performance Constraints - Synplify, ISE XST 布局布线 - Map Primitives to Specific Locations inside Target Technology with Reference to Area & Performance Constraints 9
10 FPGA 设计流程 t clk 时序分析 - Verify Performance Specifications Were Met - Static Timing Analysis 门级仿真 - Timing Simulation - Verify Design Will Work in Target Technology PC Board Simulation & Test - Simulate Board Design - Program & Test Device on Board -Use ChipScope Pro for Debugging 10
11 LogiCORE Application Areas Basic Elements Multiplexers, parallel-to-serial converters DSP Functions Time skew buffers, FIR filters, correlators Math Functions Accumulators, adders, multipliers, integrators, square root Memories PCI Pipelined delay elements, single and dual-port RAM Synchronous FIFOs Master and slave interfaces, PCI bridge 11
12 FPGA 设计基本原则 乒乓结构和流水线设计 异步时钟的处理 同步状态机的设计 毛刺的消除 12
13 乒乓操作 应用于数据流控制 通过 输入数据选择单元 和 输出数据选择单元 按节拍 相互配合的切换, 将经过缓冲的数据流没有停顿地送到 数据流运算处理模块 进行运算与处理 节约缓存空间 13
14 数据通道 - 多级 RAM 乒乓结构 以定长包为单位的处理 提高数据处理的并行性 提高数据传输速率 隔离时钟域之间的冲突 66MHz, 33MHz,8MHz 双口 RAM 与同步器 14
15 流水线操作 流水线技术几乎是最常用的提供系统工作速率的强有力手段 它是面积换取速度思想的又一种具体体现 15
16 流水线操作 考虑一个电路每个时钟周期执行 N 个操作, 工作频率为 F 我们可以认为吞吐量为 N*F ops/sec Pipeline 本质上是通过增加 F 来提高吞吐量, 达到 latency 和 area 的 tradeoff 什么决定了最高工作频率呢? 回忆 static timing analysis 在 flip flops 之间的最大延时 16
17 流水线操作 (STA) 时序电路之间的组合电路延时决定整个电路的速度, 即最大工作时钟频率, 故不可太复杂 最小时钟周期 :T=Tco+Tdelay+Tsetup 最快时钟频率 :F= 1/T 17
18 解决方式 (PIPELINE 技术 ) 通过将 Algorithm 分为两个部分, 在中间插入触发器 18
19 流水线技术 其思想是利用寄存器将一条长路径切分成几段小路径, 从而达到提高工作速率的作用 假设原路径延时为 t, 加入 2 级流水线并且假设路径切割均匀, 则路径延时可以减少到约 t/3, 从而系统速率可以提高到原来的 3 倍左右 当然要注意的是输出同时会往后推迟 3 个时钟周期 所以采用流水线技术时, 要记得进行时序调整 19
20 流水线设计例子 设计 din1 + din2 + din3 + din4 结果输出给 dout din1 din2 dout din3 din4 20
21 PIPELINE 程序实例 未用 PIPELINE 技术前的程序 : 采用 PIPELINE 技术后的程序 : clk) if((a+b+c) == d).. clk) begin e <= a+b+c; if(e ==d).. end 21
22 FPGA 设计基本原则 乒乓结构和流水线设计 异步时钟的处理 同步状态机的设计 毛刺的消除 22
23 多时钟系统 许多系统要求在同一设计内采用多时钟, 最常见的例子是两个异步微处理器之间的接口, 或微处理器和异步通信通道的接口 由于两个时钟信号之间要求一定的建立和保持时间, 所以上述应用引进了附加的定时约束条件, 它们会要求将某些异步信号同步化 23
24 多时钟系统设计 如果一个系统中存在多个独立 ( 异步 ) 时钟, 并且存在多时钟域 (clock domain) 之间的信号传输, 那么电路会出现亚稳态 adat bdat din aclk bclk aclk adat bclk bdat 24
25 消除亚稳态 ---- 同步化 din aclk bclk adat bdat1 bdat bdat2 Sync_a2b aclk adat bclk bdat1 bdat1 25
26 亚稳态分析 出现亚稳态的平均时间间隔常用 平均无故障时间 (MTB F,Mean Time Between Failure) 来表示 单个触发器的 MTBF 为 温度 电压 辐射等因素都对 MTBF 有影响 26
27 两个寄存器方案分析 优点 : 实现简单. 成本低. 缺点 : 不能完全消除亚稳态 导致延时增加. 27
28 同步化 28
29 多时钟系统 在许多应用中只将异步信号同步化还是不够的, 当系统中有两个或两个以上非同源时钟的时候, 数据的建立和保持时间很难得到保证, 设计人员将面临复杂的时间分析问题 最好的方法是将所有非同源时钟同步化 这时就需要使用带使能端的 D 触发器, 并引入一个高频时钟来实现信号的同步化 29
30 同步化任意非同源时钟 Data in D PRN Q Data out 3M_CLK D PRN Q D PRN Q 3M_EN ENA CLRN CLRN CLRN Data in D PRN Q Data out 5M_CLK D PRN Q D PRN Q 5M_EN ENA CLRN CLRN CLRN 20M_CLK 30
31 异步多时钟系统模型 aclk Domain bclk Domain aclk aclk Logic Logic asig Sync_ Sync_ a2b a2b bclk bclk Logic Logic bsig aclk bclk 31
32 注意其信号命名和模块划分方法 这种信号命名和模块划分的方法有如下优点 : 有利于检查信号所通过的时钟域 ; 有利于各模块进行单独的静态时序分析 ; 有利于在静态时序分析中快速地设定 false path; 异步信号穿越时钟域时, 这些信号与异步时钟之间的相位关系数是无穷的, 所以在整个系统静态时序分析时必须忽略这些信号路径 32
33 数据接口的同步方法 输入 输出的延时 ( 芯片间 PCB 布线 一些驱动接口元件的延时等 ) 不可测, 或者有可能变动的条件下, 如何完成数据同步? 最常用的缓存单元是 DPRAM 和 FIFO, 在输入端口使用上级时钟写数据, 在输出端口使用本级时钟读数据 33
34 多时钟系统设计的经典案例 - 异步 FIFO 关于多时钟域数字系统设计的方法, 可以参考 Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs,Clifford E. Cummings 34
35 思考 当输入信号小于一个时钟周期, 比如快时钟域的信号进入慢时钟域信号 35
36 时钟质量保证 时钟的纯净 : 时钟最好不要通过任何组合电路, 或者不要用组合电路产生时钟 ; 时钟的单一 : 数字系统设计时, 应该尽量减少时钟的数目, 最好整个系统只有一个时钟 36
37 异步设计的注意事项小结 注意使用同步化电路来对异步信号进行同步 ; 采用 FIFO 方式是解决问题的最好的方法, 但需要注意 FIFO 的深度的设定以及 FIFO 门限的控制 ; 进行科学的模块划分和信号命名 ; 尽量减少握手控制信号的数目, 以避免同步化造成的信号拉伸而破坏控制信号之间的相位关系 ; 快时钟域信号进入慢时钟域时, 要注意信号丢失的避免和检测 ; 37
38 FPGA 设计基本原则 乒乓结构和流水线设计 异步时钟的处理 同步状态机的设计 毛刺的消除 38
39 同步状态机的概念 状态寄存器由一组触发器组成, 用来记忆当前状态 ; 所有触发器都连接在一个时钟信号上 ; 状态的改变只在时钟沿到来时才发生, 由触发器类型决定是上升沿还是下降沿 ; 驱动方程决定了状态机的下一个状态, 驱动方程是输入信号和当前状态的组合函数 ; 状态机的输出是由输出函数得到, 它也是当前状态和输入信号的函数 ; 目前一般都采用 D 触发器进行状态机的设计 39
40 同步状态机的概念 Moore 状态机 : 输出仅与当前状态有关 Melay 状态机 : 输出与当前状态和输入信号都有关 40
41 状态机的表示方法 1 方法一 : 状态转换表 输入 当前状态 下一状态 输出
42 状态机的表示方法 2 方法二 : 算法流程图 方法与软件程序的流程图类似 状态转换表和算法流程图都不适合复杂系统的设计 42
43 状态机的表示方法 3 入 方法三 : 状态转换图 状态 4 / 出 入 状态 1 / 出 入 状态 3 / 出 入 条件控制定序 状态 2 / 出 直接控制定序 这是最流行的表示方法 Moore 43
44 状态机的表示方法 3 方法三 : 状态转换图 状态 1 条件控制定序 入 / 出 这是最流行的示方法 入 / 出 状态 4 入 / 出 状态 2 Mealy 状态 3 / 出 入 / 出 直接控制 定序 44
45 状态机的应用设计 例子 : 设计一个二进制序列检测器, 当检测到 序列时, 就输出 1( 一个时钟周期的脉冲 ) 其他情况下输出 0 规定检测到一次之后, 检测器复位到最初始的状态, 重新从头检测 如下所示 : 输入 : 输出 :
46 状态转换图设计 (Moore) Sx/0 Reset 0 S5/ S0/0 S1/0 0 s0 1 s1 s2 s3 s4 s5 S4/ S3/0 问题 1: 如何保证状态机在初始时状态为 s0? 问题 2: 在状态机跑飞, 即脱离有效状态 (s0 s5) 时, 如何使状态机能恢复工作 0 S2/0 1 46
47 波形 波形如下图所示 当前状态输入时钟输出 s s1 s2 s3 s4 s5 问题 : 如果需要将输出脉冲往前推一个时钟周期, 该如何修改设计? 发现当当前壮态为 s4, 并且输入为 0 时, 输出为 1 47
48 状态转换图设计 (Mealy) sx Reset /0 S0 0/0 S5 0/1 0/1 1/0 s0 s1 s2 s3 s4 s5 s0 0 1/0 /0 1/0 S1 0/0 0/0 1/0 0/0 S4 S3 1/0 S2 1/0 48
49 One Hot State Machine What is One Hot each state within the State Machine is represent by ONE BIT e.g. Four State Machine : state0, state1, state2, state3 can be repr esented by 4 bits : (One Hot) One Hot State Machine mainly gives us performance but it consume more logic 49
50 Binary State Machine What is Binary State Machine each state within the State Machine is encode by bits e.g. Four State Machine : state0, state1, state2, state3 can be re presented by 2 bits : (Binary) Binary State Machine mainly consume less logic but the performance usually is slower can be more than one bit change from state to state (01 -> 10) both bits changed 50
51 Gray Code State Machine What is Grey Code State Machine each state within the State Machine is encode by bits e.g. Four State Machine : state0, state1, state2, state3 can be re presented by 2 bits : (Gray Code) Gray Code State Machine mainly consume less logic but the performance usually is slower ONLY one bit change from state to state (01 -> 11) one bit changed 51
52 One-hot 编码 ( 优点 ) 速度快 : 用于对下一个状态的译码和输出信号的译码所需要的组合电路很小, 因此电路速度较快 对于特定设计, 有可能找到速度更快的编码方式, 但是如果设计修改后, 需要增加或者减少状态时, 或者改变状态机之间的转换关系时, 所得到最佳编码有可能就不再是最佳, 需要重新去进行设计 但是对于 one-hot 编码来说, 增加和减少状态只是简单地触发器数目的增加, 总能达到较高的速度, 可称为准最佳的状态分配 52
53 One-hot 编码 ( 优点 ) 由于状态机仅有一个触发器的输出为 1, 很容易发现当前状态是否非法, 便于调试 因为它可能会占用比较多的触发器资源, 一般情况下,one-hot 比较适合具有较多触发器资源, 而组合逻辑资源相对较少的器件, 如 FPGA 但实际上由于其需要的组合逻辑资源减少, 它实际消耗的资源并不比 Binary Encode 方式多很多 53
54 状态机设计中, 状态编码采用 Binary 编码和 One-hot 编码对系统会造成什么样的性能影响? 这两种编码对 FPGA/CPLD 的适用情况如何? S0 S1 S2 S3 Binary One-hot
55 解答 :one-hot 编码方式只用一个 bit 来表示一个状态, 这大大缩小了状态译码的组合电路规模, 使得路径延时更小, 因此状态机的时钟可以运行在更高的频率上 特例 : 不妨想象该状态机就是一个循环计数器, 如果采用 binary 编码, 则该计数器存在明显的组合电路 ; 而如果采用 one-hot 编码, 该计数器的综合结果就是一个移位寄存器序列, 根本不存在任何组合门! 55
56 用 Verilog 实现状态机 前面介绍的 3 种不同编码方式, 体现在具体编程时, 只是在状态分配时不一样, 而状态机的功能实现基本上没有太多的区别 用 case 语句来建立状态机模型, 可方便地实现状态转换 ; case 语句最后, 要有最后一个分支 default 项 状态机应该有一个异步或同步复位端, 以便在通电时, 将其复位到有效状态 状态赋值可通过 parameter 或 `define 来进行 56
57 Binary Encode parameter A = 2'b00, B=2'b01,C = 2'b10; (state or in) begin next_state = A; next_out = 1 b0; case(state) A: begin if(inx) begin next_state = C; next_out = 1 b1; end else begin next_state = A; next_out = in; end B: ******** C: ******** default : begin next_state = A; next_out = 1 b0; end endcase end 57
58 One-hot Encode parameter A = 3'b001, B=3'b010,C = 3'b100; (state or in) begin next_state = A; next_out = 1 b0; case(state) A: begin if(inx) begin next_state = C; next_out = 1 b1; end else begin next_state = A; next_out = in; end B: ******** C: ******** default : begin next_state = A; next_out = 1 b0; end endcase end 58
59 状态机的输出 (posedgeclkor negedgerst) begin if(!rst) begin state <= A; out<=1 b0; end else begin state <= next_state; out <= next_out; end end 59
60 状态机的置位和复位 异步置位和复位 与时钟无关 需要在敏感信号列表中加入触发条件 同步置位和复位 只在时钟有效跳变沿到来时, 才对状态机进行置位或复位 敏感信号列表中不能列出触发条件 60
61 异步置位和复位 (posedge clk or posedge rst or posedge set) begin if(rst) q<=0; else if(set) q<=1; else q<=d; end (posedge clk or negedge rst or negedge set) begin if(!rst) q<=0; else if(!set) q<=1; else q<=d; end 61
62 同步置位和复位 (posedge clk) begin if(rst) q<=0; else if(set) q<=1; else q<=d; end (posedge clk) begin if(!rst) q<=0; else if(!set) q<=1; else q<=d; end 62
![Moore 状态机的 Verilog 实现 `timescale 1ns/100ps module state4 (clock, reset, out); input reset, clock; output [1: 0] out; reg [1: 0] out; parameter // 状态变量枚举 statea = 4 b0000, stateb = 2 b0001 reg [3: 0]](/docs-images/91/104878959/images/63-0.jpg "state, nextstate; // 定义时序逻辑 always @( posedge clock) if (reset) // 同步复位 state <= statea; else state <= nextstate; always @( state) // 定义下一状态的组合逻辑 case (state) statea: begin nextstate = stateb; out =")
63 Moore 状态机的 Verilog 实现 `timescale 1ns/100ps module state4 (clock, reset, out); input reset, clock; output [1: 0] out; reg [1: 0] out; parameter // 状态变量枚举 statea = 4 b0000, stateb = 2 b0001 reg [3: 0] state, nextstate; // 定义时序逻辑 posedge clock) if (reset) // 同步复位 state <= statea; else state <= nextstate; state) // 定义下一状态的组合逻辑 case (state) statea: begin nextstate = stateb; out = 2 b00; // 输出决定于当前状态 end stated: begin nextstate = statea; out = 2'b00; end endcase endmodule 总结 :2 个并行模块 1) always block: 下一状态的组合逻辑 2) always block: 更新状态的时序逻辑 63
![Mealy 状态机的 Verilog 实现 module FSM_name (Clock, Resetn, input_signal, output_signal); input Clock, Resetn, input_signal; output output_signal; reg [3:0] state_present, STATE_NEXT; parameter [3:0]](/docs-images/91/104878959/images/64-0.jpg "STATE1 = 4'b0000, STATE2 = 4'b0001.")
64 Mealy 状态机的 Verilog 实现 module FSM_name (Clock, Resetn, input_signal, output_signal); input Clock, Resetn, input_signal; output output_signal; reg [3:0] state_present, STATE_NEXT; parameter [3:0] STATE1 = 4'b0000, STATE2 = 4'b0001. ; // Define the next state combinational circuit and outputs or state_present) case (state_present) STATE1: if (input_signal) define output and next state; else define output and next state; STATE2: if (input_signal) define output and next state; else define output and next state; default: define output and next state; endcase 总结 :2 个并行模块 1) always block: 下一状态的组合逻辑和输出 2) always block: 更新状态的时序逻辑 // Define the sequential block Clock) if (Resetn == 0) state_present <= STATE1; else state_present <= STATE_NEXT; endmodule 64
65 FPGA 设计基本原则 乒乓结构和流水线设计 异步时钟的处理 同步状态机的设计 毛刺的消除 65
66 冒险现象 信号在 FPGA 器件内部通过连线和逻辑单元时, 都有一定的延时 延时的大小与连线的长短和逻辑单元的数目有关, 同时还受器件的制造工艺 工作电压 温度等条件的影响 信号的高低电平转换也需要一定的过渡时间 由于存在这两方面因素, 多路信号的电平值发生变化时, 在信号变化的瞬间, 组合逻辑的输出状态不确定, 往往会出现一些不正确的尖峰信号, 这些尖峰信号称为 毛刺 如果一个组合逻辑电路中有 毛刺 出现, 就说明该电路存在 冒险 66
67 存在逻辑冒险的电路示例 A B C D INPUT VCC INPUT VCC INPUT VCC INPUT VCC OUTPUT OUT Name: A B C D OUT Value: 100.0ns 200.0ns 300.0ns 400.0ns 毛刺信号 67
68 毛刺的消除 毛刺产生的机理 竞争和冒险 延时不平衡 线间干扰 毛刺消除的方法 竞争冒险的避免 Gray Coding 寄存器消除 其他 时序电路中, 异步复位 时钟等输入端出现毛刺时, 都会引起系统的误动作 68
69 毛刺产生的机理 毛刺产生的机理 竞争和冒险 ( 可以从逻辑函数的卡诺图或逻辑函数表达式来进行判断 ) 导致毛刺 组合延时, 布线延时的不平衡, 导致译码输出毛刺 线间的信号耦合, 导致毛刺的产生 实际上可以认为, 不管是否出现竞争冒险, 只要是纯组合译码输出的电路, 就可能会产生毛刺 69
70 延时不平衡导致的毛刺 : 计数器 dout 导致 dout 输出毛刺 clk 正常信号变化 : 实际信号变化 :
71 毛刺消除的方法 (1) 竞争与冒险的避免 Gray 编码方法计数器 ( 状态机 ) 电路中, 采用 Gray 编码可以避免总线上的多个 bi t 同时在一个时钟周期内翻转而导致毛刺 如上一页图中的计数器即可采用这种编码 ( 附 :Gray 码在任何相邻的两组代码中, 仅有一位数码不同 ) 注 :Gray 码方法也是降低设计功耗的一个常用手段, 因为它降低了寄存器的电平翻转率 采用格雷码计数器 同步电路等, 可以大大减少毛刺, 但它并不能完全消除毛刺 71
72 毛刺消除的方法 (2) 寄存器消除 : 寄存器的数据输入端 D 和时钟使能端 EN 对毛刺不敏感, 因此可以利用 D 和 EN 来吸收毛刺信号 72
73 寄存器采样 ( 利用 D 端 ) 计数器 vec d 寄存器 > q clk clk vec d q 73
74 寄存器采样 ( 利用 D 端 ) A B C D INPUT VCC INPUT VCC INPUT VCC INPUT VCC CLK D PRN Q CLRN OUTPUT OUTPUT TEST OUT CLK INPUT VCC Name: Value: 200.0ns 400.0ns 600.0ns 800.0ns A B C D CLK TEST 0 OUT 0 采样时钟 毛刺信号 去除毛刺后的输出信号 74
75 FPGA 设计的注意事项 75
76 设计文档 一个完整的软件是由程序 数据和文档三部分组成的 在 FPGA 电路设计中, 撰写完善的设计文档是非常重要的 对于一个比较复杂的设计来说, 各个子单元的功能各不相同, 实现的方法也不一样, 各子单元之间信号时序和逻辑关系也是纷繁复杂的 因此, 在设计文档中对整个设计进行详细的描述, 可以保证使用者能够在较短时间内理解和掌握整个设计方案, 同时设计人员在对设计进行维护和升级时, 完善的设计文档也是非常有用的 76
77 设计文档的内容 (1) 设计所要实现的功能 ; (2) 设计所采用的基本思想 ; (3) 整个设计的组织结构 ; (4) 各个子单元的设计思路 ; (5) 各个子单元之间的接口关系 ; (6) 关键节点的位置 作用及其测试波形的描述 ; (7) I/O 引脚的名称 作用及其测试波形的描述 ; (8) 采用的 FPGA 器件的型号 ; (9) 片内各种资源的使用情况 ; (10) 该设计与其它设计的接口方式等 77
78 软件思维 硬件思维的转变 在电路描述时, 必须摒弃软件思维方式, 一切从硬件的角度去思考代码的描述 在具体的项目实践中, 必须先画好模块的接口时序图, 然后画出或者在脑子里形成模块的内部原理框图, 最后才是代码实现 企图一开始就依靠 软件算法 思维进行代码实现, 最后才分析时序和电路图, 是非常不可取的 硬件思维的形成, 需要一定的硬件设计训练才能达到, 熟练了之后才可能科学地在初始阶段完成模块划分和时序设计 78
79 时序的设计 时序是设计出来的, 不是仿出来的, 更不是湊出来的 先写总体设计方案和逻辑详细设计方案 总体方案主要是涉及模块划分, 模块之间的接口信号和时序 Logic Design 的难点在于系统结构设计和仿真验证 提高代码覆盖率 79
80 设计规范化 设计文档化 设计思路, 详细实现等写入文档 代码规范化 Title : hdbne -- Project : hdbn File : hdbne.vhd -- Author : Allan Herriman -- Organization : Opencores -- Created : 9 Aug Platform : -- Simulators : Any VHDL '87, '93 or '00 compliant simulator will work. Tested with several versions of Modelsi m and Simili. -- Synthesizers : Any VHDL compliant synthesiser will work (tested with Synplify Pro and Leonardo). -- Targets : Anything (contains no target dependent features except combinatorial logic and D flip flops wit h async-reset or set) Description : HDB3 or HDB2 (B3ZS) encoder. -- P and N outputs are full width by default. Half width pulses can be created by using a double rate clock and -- strobing ClkEnable and OutputEnable appropriately (high every second clock). -- HDB3 is typically used to encode data at 2.048, and Mb/s. B3ZS is typically used to encode dat a at Mb/s -- The outputs will require pulse shaping if used to drive the line. -- These encodings are polarity insensitive, so the P and N outputs may be used interchangeably (swapped) Reference : ITU-T G
81 文件的头信息 所有源文件中都应包含头信息 内容 作者信息 修改记录 目标描述 可用参数 复位机制和时钟 关键时序 异步接口 测试方法 应该有一个标准模板 81
82 端口 顺序 每行一个端口, 并准确注释 先列输入信号, 再列输出信号 参考顺序 : 时钟 复位 使能 其它控制信号 地址总线 数据总线 82
83 设计中注意事项 - 软件设计 合理规划设计 敏感信号的选取 一个模块尽量只用一个时钟 尽量在底层模块上做逻辑, 在高层尽量做例化, 顶层模块只能做例化, 禁止出现任何胶连逻辑 (glue logic) 进入 FPGA 的信号先同步 避免使用 latch 多看 RTL 门级电路 多用同步电路, 少用异步电路 (reset 全局异步, 本地同步 ) 多用全局时钟, 少用门控时钟 所有模块的输出都要寄存器化, 以提高工作频率, 这对设计做到时序收敛也是极有好处的 83
84 设计中注意事项 - 软件设计 FSM FSM 与 non-fsm 逻辑的分割 组合逻辑与时序逻辑的分割 状态向量的编码方法 缺省 ( 复位 ) 状态的分配 避免在顶层使用 glue logic 避免在端口映射中使用表达式 84
85 关于寄存输入和寄存输出 数字系统中, 各模块应采取 ( 寄存输入和 ) 寄存输出, 这样做有如下优点 : 1. 模块化清晰 ( 特别是寄存输出 ); 2. 提高系统最高工作速率 ; 3. 有利于整个系统和单个模块分别进行静态时序分析 85
86 HDL 描述方式 ( 管脚输入信号处理 ) 输入电路 rst or posedge clk) if(!rst) calc <= 0; else calc <= dina + dinb; dina,dinb 对应于芯片的输入管脚 输入电路 rst or posedge cl k) if(!rst) begin in_rega <= 0; in_regb <=0; end else begin in_rega <= dina; in_regb <= dinb; end rst or posedge cl k) if(!rst) in_regb <=0; else calc <= in_rega + in_ regb; 86
87 HDL 描述方式 ( 管脚输出信号处理 ) or tempb) case(tempa) 0: dout <= tempb+1; 1: dout <= tempb+3;.. Default : dout <= 0; endcase tempa,tempb 对应于芯片的输出管脚 rst or posedge clk ) if(!rst) dout <= 0; else case(tempa) 0: dout <= tempb+1; 1: dout <= tempb+3;.. Default : dout <= 0; endcase 87
88 设计中注意事项 - 硬件设计 下载配置方式的选取 供电电压 VCCINT VCCIO 电源的滤波 空闲 I/O 的处理 时钟的走线 输出调试信号 器件选取 88
89 设计中注意事项 - 硬件设计 (con) 引脚连接 pin to pin 兼容 I/O 引脚上的信号电压必须满足 GND V Vcc 不用的保留 I/O 引脚应当不连接 输出负载 ( 大多为阻性和 / 或容性 ) 保证目标器件能够提供负载所需要的电流和速度 对于阻性负载 ( 如 TTL 输入 终端总线和分立的双极型晶体管 ), 输出电流的驱动能力决定了最大负载, 同时能维持必要的输出电压, 如果不满足要求, 需要使用高电流缓冲器或者分立的电流开关 应将器件输出端的负载电容减至最小, 如信号通路彼此垂直, 信号走线尽量短, 一个源驱动多个负载时使用大电流缓冲器信号到所有负载的时间相等 89
90 设计中注意事项 - 硬件设计 (con) 电源使用 Vcc 和 GND 平面 去耦电容 高速 PCB 板的设计 噪声 信号反射 地线毛刺 进行电源滤波与电源分配 信号与传输线的端接 阻抗匹配和端接电阻 串扰 地线毛刺 90
91 选型指南 特殊要求 逻辑单元 I/O 个数驱动能力工作环境 PLL DSP 模块 RAM 大小硬件乘法器个数 91
92 设计实例 92
93 目标 完成本单元的学习后你将会 通过交织器的设计掌握通信链路常见的验证思想 通过数据适配器的设计, 了解包传输电路的处理思路, 并能将乒乓结构用于实际 93
94 交织器 Burst errors spread over many code words Write by Rows Read by Columns 94
95 交织器的设计 ( 存储器最少方案 ) 按照行写入 列读出的方式, 可以在写入第 15 行的第一个数据之后, 就开始按照列读出的方式输出第 1 行第 1 列的数据 这样最少需要的存储单元为 16x14+1=225 个, 可以比全存储的方案节省 31 个存储单元 但是这样的方案会大大增加控制的复杂度, 这时候一个完整的帧数据有一部分按照列写入的写入, 有一部分按照行写入的方式写入, 并且由于存储空间的不规则, 造成了读出数据时要进行复杂的判断 所以这个方案里节省的存储空间, 可能会得不偿失的被控制电路消耗掉 95
96 性能评估 寄存器 :225 个 1 位的寄存器 多路选择器 :1 个 225 选 1 的多路选择器 控制逻辑 : 很复杂 96
97 交织器的设计 ( 全存储 + 地址选择方案 ) 对于每个长度为 256bit 的数据帧, 全部存储之后再按照交织方式发送 对于第一帧数据, 按照行写入 列读出 对于第二帧数据, 是紧接着第一帧数据接收到的, 所以只能存储在第一帧数据中已经被读出的存储单元里, 所以是列写入 行读出 依此类推, 之后第三帧数据为行写入 列读出, 第四帧数据为列写入 行读出 并且第一帧当前被读出的数据和第二帧当前要写入的数据是同一个地址, 这个地址信号的寻址范围是 0~255, 并且始终是增一寻址的, 所以只需要一个 8 位的加法器就可以了 对于行写入 列读出和列写入 行读出这两种方式, 只需要将 8 位地址的高低各 4 位互换, 即可实现存储矩阵行列的转置 对于读出的数据, 需要一个 256 选 1 的 mux 选择当前对哪个存储单元进行读出第一帧数据和写入第二帧数据的操作 97
98 性能评估 寄存器 :256 个 1 位的寄存器 多路选择器 :1 个 256 选 1 的多路选择器, 如果换算成用 2 选 1 的 mux 来实现的话, 需要 =255 个 2 选 1 的 mux 控制逻辑 : 简单 98
99 方案选择 综合考虑上面的两种方案, 第二种方案有明显的不足, 虽然能节省有限的存储单元, 但是控制过于复杂 ; 第一种方案控制很简单 所以选择第一种方案, 即全存储 + 地址选择的方案 99
100 系统结构 控制单元 : 计数器从 0~255 计数, 对应 16x16 矩阵的 25 6 个存储单元的地址 存储单元 : 根据控制单元给出的计数值作为地址信号, 将输入数据 din 写入相应地址的存储单元, 并读出这个存储单元的值 100
101 测试方案设计 伪随机序列发生器产生伪随机序列发送到交织器 1 进行第一次交织 ; 交织器 1 的输出送入交织器 2 进行第二次交织 ; 交织器 2 的输出送入伪随机序列校验器进行校验, 输出为 1 101
102 64K 数据适配器的设计 102
103 HDB3 编码规则 将 0 码保持不变, 把 1 码变为 +1-1 交替的脉冲 出现四个连零用取代节取代 当相邻破坏点 V 中间有奇数个原始传号 ( 不包括 B 码 ) 时, 用 000V 取代用,V 码与它前面的传号极性相同 当相邻破坏点 V 中间有偶数个原始传号 ( 不包括 B 码 ) 时, 用 B00V 取代,B 码和 V 码与它前面一个原始传号 ( 或 V 码 ) 极性相反 对于全零码,HDB3 编码为 , 即 B00VB00VB00V 消息序列 HDB3 码 V B 0 0 V V 103
104 编码设计思路 设计模型是 Mealy 有限状态机 有限状态机设计中状态的选取和描述是设计的核心 从 HDB3 编码规则中提取合理的状态 码组变量 codes (4 3 ), 它包括了 0,1,V,B 码 奇偶变量 parity(2), 反映了破坏点 V 之间原始传号个数的奇偶性 极性变量 polarity(2) 状态转移的描述了 正常移位 取代节取代 极性翻转 奇偶统计 HDB3 编码器的 VHDL 设计 hdb3enc1 利用 VHDL 中的枚举类型 (s0,s1,sv,sb) 分别表示码位状态 0,1,V,B 104
105 总结 数字系统设计应该明确如下观点 : 无论是 ASIC FPGA 还是 DSP, 都只是一种实现手段 ; 无论采用哪种 HDL 或哪种开发工具, 都不能单纯从语言或工具本身作出评价 ; 关键是看应用环境, 只有选择最适合于应用的实现方式和工具才是最好的设计方案 ; 设计应该注重硬件设计本身, 只有先有了良好的设计, 才可能有高效的描述和实现 数字模拟电路 HDL 语言等知识和实际经验比了解软件更重要 105
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