一次访存请求最后真正的平均访存次数 =(71.3%0)+(23.8%1)+(3.8%2)+(1.3%3)=0.35 (2) 写回法 cache 访问命中, 有两种情况 : 读命中, 不访问主存 ; 写命中, 不访问主存采用写回法, 只有当修改的 cache 块被换出时, 才写入主存 ; 访

Size: px

Start display at page:

Download "一次访存请求最后真正的平均访存次数 =(71.3%*0)+(23.8%*1)+(3.8%*2)+(1.3%*3)=0.35 (2) 写回法 cache 访问命中, 有两种情况 : 读命中, 不访问主存 ; 写命中, 不访问主存采用写回法, 只有当修改的 cache 块被换出时, 才写入主存 ; 访"

说托以
7 years ago
Views:

1 Homework5: 1. 在 Cache 主存层次中, 主存的更新算法有哪几种?? 它们各有什么特点? (1) 写直达法 : 易于实现, 而且下一级存储器中的数据总是最新的 (2) 写回法 : 速度块, 写操作能以 Cache 存储器的速度进行而且对于同一单元的多个写最后只需一次写回下一级存储器, 有些写只到达 Cache, 不到达主存, 因而所使用的存储器频带较低 2. 组相联 Cache 比相同容量的之直接映象 Cache 的失效率低由此是否可以得出结论 : 采用组相联 Cache 一定能带来性能上的提高? 为什么? 答 : 不一定因为组相联命中率的提高是以增加命中时间为代价的, 组相联需要增加多路选择开关 3. 写出三级 Cache 的平均访问时间 TA 的公式平均访存时间 = 命中时间 + 失效率失效开销只有第 I 层的失效时才会访问第 I+1 设三级 Cache 的命中率分别为 HL1 Hl2 HL3, 失效率分别为 Ml1 Ml2 ML3, 第三级 Cache 的失效开销为 PL3 平均访问时间 TA =HL1+Ml1{Hl2+Ml2(HL3+ML3 PL3)} 4. 解 : 平均访问时间 = 命中时间 + 失效率失效开销平均访问时间 1- 路 = %*80=3.12ns 平均访问时间 2- 路 =2.0*(1+10%)+1.0%*80=3.0ns 两路组相联的平均访问时间比较低 CPUtime=(CPU 执行 + 存储等待周期 )* 时钟周期 CPUtime=IC(CPI 执行 + 总失效次数 / 指令总数 * 失效开销 ) * 时钟周期 =IC(( CPI 执行 * 时钟周期 )+( 每条指令的访存次数 * 失效率 * 失效开销 * 时钟周期 )) 直接映像 CPU 时间低 ~~~~ Homework6: 1. 简述减小 Cache 失效的几种方法 (1) 让读失效优先于写 (2) 子块放置技术 (3) 请求字处理技术 (4) 非阻塞 Cache 技术 (5) 采用两级 Cache 2 ( 1) 写直达 cache 访问命中, 有两种情况 : 读命中, 不访问主存 ; 写命中, 更新 cache 和主存, 访问主存一次访问失效, 有两种情况 : 读失效, 将主存中的块调入 cache 中, 访问主存两次 ; 写失效, 将要写的块调入 cache, 访问主存两次, 再将修改的数据写入 cache 和主存, 访问主存一次, 共三次上述分析如下表所示

2 一次访存请求最后真正的平均访存次数 =(71.3%*0)+(23.8%*1)+(3.8%*2)+(1.3%*3)=0.35 (2) 写回法 cache 访问命中, 有两种情况 : 读命中, 不访问主存 ; 写命中, 不访问主存采用写回法, 只有当修改的 cache 块被换出时, 才写入主存 ; 访问失效, 有一个块将被换出, 这也有两种情况 : 如果被替换的块没有修改过, 将主存中的块调入 cache 块中, 访问主存两次 ; 如果被替换的块修改过, 则首先将修改的块写入主存, 需要访问主存两次 ; 然后将主存中的块调入 cache 块中, 需要访问主存两次, 共四次访问主存 3. 添加条件 : 数据访问中 25% 为写访问解 : CPI=CPI 执行 + 存储停顿周期数 / 指令数存储停顿由下列原因引起 : 从主存中取指令 load 和 store 指令访问数据由 TLB 引起存储停顿周期数取指令停顿数据访问停顿 +TLB 停顿 = + 指令数指令数指令数停顿周期数存储访问 = 失效率失效开销指令数指令数存储停顿周期数 TLB 停顿 R 指令 P指令 +( f 数据 R 数据 P数据 )+ 指令数指令数 (1) 对于理想 TLB,TLB 失效开销为 0 而对于统一 Cache,R 指令 =R 数据 P1=P 指令 = 主存延迟 + 传输一个块需要使用的时间 =40+32/4=48( 拍 ) 若为读失效,P 数据 = 主存延迟 + 传输一个块需要使用的时间 =40+32/4=48( 拍 ) 若为写失效, 且块是干净的, P 数据 = 主存延迟 + 传输一个块需要使用的时间 =40+32/4=48( 拍 ) 若为写失效, 且块是脏的, P 数据 = 主存延迟 + 传输两个块需要使用的时间 =40+64/4=56( 拍 ) CPI=1.5+[RP1+(RP2*20%)+0 ] 指令访存全是读, 而数据传输指令 Load 或 Store 指令, f 数据 *P 数据 = 读百分比 *(f 数据 *P 数据 )+ 写百分比 *(f 数据 *P 干净数据 * 其对应的百分比 +f 数据 *P 脏数据 * 其对应的百分比 )=f( 数据 )*P2= =20%*(75% 48+25%*(50%*48+50%*(48+16)))=50( 拍 ), 其中读百分比为 75%, 写百分比为 25% 然后将 P1 和 P2 代人上面的 CPI 计算公式得到结果 16-KB 直接映像 unified cache, 采用写回法, 失效率为 0.049, 此时 CPI= * *0.2*50; 16-KB 2 路组相联 unified Cache, 采用写回法, 失效率为 KB 直接映像 unified cache, 采用写回法, 失效率为 0.042

3 homework7: 第一问为 homework6 中的第三题, 下面分析后面两问 : (b): TLB停顿存储访问次数 TLB访问 ( ) TLB失效率 TLB失效开销指令数指令数存储访问次数将 f 数据 ( 数据访问指令频率 ),R t 和 P t ( 分别是 TLB 的失效率和失效开销 ),R c 和 P w ( 分别是 Cache 的失效率和写回的频率 ) 代入公式得 : TLB 停顿 / 指令数 ={[1+f 数据 ]*[R c (1+R w )]}R t P t 其中,1+f 数据 : 每条指令的访问内存次数 ;R c (1+R w ): 每次内存访问需要的 TLB 访问次数由条件得 :TLB 停顿 / 指令数 ={[1+20%]*[R c (1+25%)]}0.2% 20 (c) 结合物理 cache 虚拟 cache TLB 原理来分析如果仅仅从性能上面来分析, 我认为虚拟 cache 可以实现部分并行, 其性能更好但是由于虚拟 cache 存在同义, 即别名问题, 所以现在很多设计都使用的是物理 cache. homework8: 1 假设一台计算机的 I/O 处理占 10%, 当其 CPU 性能改进到原来的 100 倍时, 而 I/O 性能仅改进为原来的两倍时, 系统总体性能会有什么改进? 解 :(Amdahl 定律 ) 加速比 : 1/(10%/2+90%/100) 2. 平均磁盘访问时间 = 平均寻道时间 + 平均旋转延迟 + 传输时间 + 控制器开销磁盘计量 1MB=1000K (care?p296) 3. 盘阵列有哪些分级? 各有什么特点? RAID0 亦称数据分块, 即把数据分布在多个盘上, 实际上是非冗余阵列, 无冗余信息 RAID1 亦称镜像盘, 使用双备份磁盘每当数据写入一个磁盘时, 将该数据也写到另一个冗余盘, 这样形成信息的两份复制品如果一个磁盘失效, 系统可以到镜像盘中获得所需要的信息镜像是最昂贵的解决方法特点是系统可靠性很高, 但效率很低 RAID2 位交叉式海明编码阵列原理上比较优越, 但冗余信息的开销太大, 因此未被广泛应用 RAID3 位交叉奇偶校验盘阵列, 是单盘容错并行传输的阵列即数据以位或字节交叉的方式存于各盘, 冗余的奇偶校验信息存储在一台专用盘上 RAID4 专用奇偶校验独立存取盘阵列即数据以块 ( 块大小可变 ) 交叉的方式存于各盘, 冗余的奇偶校验信息存在一台专用盘上 RAID5 块交叉分布式奇偶校验盘阵列, 是旋转奇偶校验独立存取的阵列即数据以块交叉的方式存于各盘, 但无专用的校验盘, 而是把冗余的奇偶校验信息均匀地分布在所有磁盘上 RAID6 双维奇偶校验独立存取盘阵列即数据以块 ( 块大小可变 ) 交叉的方式存于各盘, 冗余的检纠错信息均匀地分布在所有磁盘上并且, 每次写入数据都要访问

4 一个数据盘和两个校验盘, 可容忍双盘出错 RAID7 是采用 Cache 和异步技术的 RAID6, 使响应速度和传输速率有了较大提高 Homework9 Homework9 HHoommeewwoorrkk99 4. 同步总线和异步总线各有什么优缺点? 总线的主要参数有哪些? 各是什么含义? 同步总线上所有设备通过统一的总线时钟进行同步同步总线成本低, 因为它不需要设备之间相互确定时序的逻辑但是同步总线也有缺点, 总线操作必须以相同的速度运行由于各种设备都要精确地以公共时钟为定时参考, 因此在时钟频率很高时容易产生时钟相对漂移错误异步总线上的设备之间没有统一的时钟, 设备自己内部定时设备之间的信息传送用总线发送器和接收器控制异步总线容易适应更广泛的设备类型, 扩充总线时不用担心时钟时序和时钟同步问题但在传输时, 异步总线需要额外的同步开销总线常用的参数有 3 个 : (1) Tp: 总线信号传输延迟即在总线上的每个设备都取到和识别一个信号需要的最大时间 (2) Tsk: 响应其它设备的最大时间, 这个参数在同步总线中是一个重要的参数 (3) Top: 设备的操作时间 5. 在有 Cache 的计算机系统中, 进行 I/O 操作时, 会产生哪些数据不一致问题? 如何克服? (1) 存储器中可能不是 CPU 产生的最新数据, 所以 I/O 系统从存储器中取出来的是陈旧数据 (2)I/O 系统与存储器交换数据之后, 在 Cache 中, 被 CPU 使用的可能就会是陈旧数据第一个问题可以用写直达 Cache 解决第二个问题操作系统可以保证 I/O 操作的数据不在 cache 中如果不能, 就作废 Cache 中相应的数据 6. 每个主存页有 32K/128=256 块因为是按块传输, 所以 I/O 传输本身并不引起 Cache 失效但是它可能要替换 Cache 中的有效块如果这些被替换块中有 60% 是被修改过的, 将需要 (256 60%) 30=4608 个时钟周期将这些被修改过的块写回主存这些被替换出去的块中, 有 95% 的后继需要访问, 从而产生 95% 256=244 次失效, 将再次发生替换由于这次被替换的 244 块中数据是从 I/O 直接写入 Cache 的, 因此所有块都为被修改块, 需要写回主存 ( 因为 CPU 不会直接访问从 I/O 来的新页中的数据, 所以它们不会立即从主存中调入 Cache), 需要时间是 244 (40+30)=17080 个时钟周期没有 I/O 时, 每一页平均使用 200 万个时钟周期,Cache 失效次, 其中 60% 被修改过, 所需的处理时间为 : ( %) 40+( %) (40+30)= ( 时钟周期 ) 时钟 I/O 造成的额外性能损失比例为

5 ( ) ( )=0.53% 即大约产生 0.53% 的性能损失

<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63>

<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63> 第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1

一次访存请求最后真正的平均访存次数 =(71.3%*0)+(23.8%*1)+(3.8%*2)+(1.3%*3)=0.35 (2) 写回法 cache 访问命中, 有两种情况 : 读命中, 不访问主存 ; 写命中, 不访问主存 采用写回法, 只有当修改的 cache 块被换出时, 才写入主存 ; 访

一次访存请求最后真正的平均访存次数 =(71.3%0)+(23.8%1)+(3.8%2)+(1.3%3)=0.35 (2) 写回法 cache 访问命中, 有两种情况 : 读命中, 不访问主存 ; 写命中, 不访问主存采用写回法, 只有当修改的 cache 块被换出时, 才写入主存 ; 访