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1 102 學年度大學院校積體電路設計競賽 研究所 A 組全客戶設計 Clock Generator with Temperature Compensation 設計一個具溫度補償機制之時脈產生器 (TCCG) 針對晶片溫度改變時, 輸 入時脈 (input clock) 透過此電路, 得到一個經過溫度補償校正之穩定操作頻率時 脈 (output clock) 訊號 RESET PW_REF TCCG LOAD EN CLK 0.2pF 圖 1 具溫度補償機制之時脈產生器 (TCCG) 本試題分為以下章節 1. 題目及電路概述 page 2 2. 設計目標及規格 page 5 3. 繳交檔案 page 6 4. 模擬設定 page 7 5. 評分排名原則 page 8 1

2 1. 題目及電路概述 如圖 2 所示, 具溫度補償機制之時脈產生器 (TCCG) 由五個區塊電路組成, 分別是 DCO 除頻器 (/N) 計數器 (Counter) 暫存器 (Register) 與控制器 (Controller) 等功能區塊電路 完整的 TCCG 的主要輸入輸出腳位定義如表 1 內容所示 Controller M bits J bits CNT_RST K bits LOAD RESET Counter Register CNT_CK K bits EN PW_REF / N DCO TCCG CLK CL=0.2pF 圖 2 TCCG 組成區塊圖 表 1 TCCG 腳位表 Port 用途 VDD 電路之電源, 信號 1 (VDD=1.8V) VSS 電路之接地, 信號 0 (VSS = 0V) RESET 輸出控制,RESET=0 時無時脈輸出,RESET=1 時有時脈輸出 PW_REF 輸入時脈 (input clock) = 50 MHz ( 週期 =20ns) CLK 輸出時脈 (output clock) = 500 MHz ( 週期 =2ns) LOAD 補償輸出,LOAD=0 時為不更新狀態,LOAD=1 時要更新狀態 EN 偵測輸出,EN=0 為時脈補償狀態,EN=1 為時脈偵測狀態 如圖 3 所示,TCCG 電路經輸出控制 (RESET) 設為有時脈輸出並提供輸入時 脈訊號 (PW_REF) 後, 輸出時脈 (CLK) 設定在 500MHz 頻率穩定輸出時脈訊號 其中偵測輸出 (EN) 主要由輸入時脈訊號進行除頻 (N=128) 動作, 以提供 TCCG 電 路進行偵測 (Sampling) 與補償 (Compensation) 等兩種工作狀態輸出 在補償狀態 時, 透過偵測輸出 (EN) 來控制 DCO 時脈 (CNT_CK) 訊號輸出設定為 0 的狀態 ; 在偵測狀態時, 控制器透過計數器偵測 DCO 時脈 (CNT_CK) 訊號頻率是否穩定 輸出為 500MHz 若發現輸出時脈需要調整, 則在補償狀態時, 控制器透過補償 輸出 (LOAD) 設為更新狀態下將調整資料載入暫存器, 藉此調整並改變 DCO 時脈 輸出 另每次補償狀態結束前, 控制器須用 CNT_RST 訊號來重置計數器 2

3 PW_REF CLK RESET EN Sampling Compensation Sampling Compensation CNT_CK LOAD(-20 ) LOAD(30 ) LOAD(80 ) 圖 3 TCCG 工作時序圖 如圖 4a 所示, 工作溫度與 DCO 電路的輸出頻率關係, 參賽者必須設計工作溫度為 30 度之 TCCG 時脈 (CLK) 訊號輸出頻率在為 500MHz 如圖 4b 所示, 控制器透過計數器計數結果, 若發現 DCO 在不同工作溫度時的輸出時脈頻率飄移, 則產生一次性溫度補償資料並更新於暫存器內, 以進行調整 DCO 時脈輸出修正為 500MHz 時使用 Freq.(MHz) Freq.(MHz) Fmax. Frequency Drift Fmax. After Calibration Fmin Temp.( ) Fmin. Frequency Compensation Temp.( ) 圖 4a DCO 輸出頻率與溫度關係圖圖 4b 控制器溫度補償動作示意圖參賽者可自行設計或是參考題目提供的參考電路來進行 DCO 除頻器(/N) 計數器 (Counter) 與暫存器 (Register) 等功能區塊電路 ; 控制器 (Controller) 則由參賽者依題目要求自行設計此功能區塊電路 參賽者請先進行 DCO 電路模擬至電路佈局之完整設計流程, 待取得佈局後之 DCO 區塊電路寄生參數萃取後, 再搭配其餘功能區塊電路設計來進行完整 TCCG 電路模擬至電路佈局設計 ; 其中電路模擬時須考慮負載電容 (CL), 但不需要將此電容納入 layout 之中 DCO 參考電路 圖 5 為單級的 delay cell 電路, 參賽者可串接多個單級的 delay cell 電路組成 DCO 電路所需的粗微調區塊與細微調區塊 圖 6 提供一參考範例之 DCO 電路架構示意圖, 其中粗微調區塊的 delay cell 電路之 EN 端點均必須接至 VDD 處, 而細微調區塊的各個 EN 端點則可組合為 K 位元的控制訊號, 可透過此控制訊號來 3

4 控制開啟 delay cell 的數目, 進而達到調整 DCO 輸出時脈頻率的目的 EN A YB Y B Delay Cell 圖 5 單級 Delay Cell 電路 K bits... EN CNT_CK CLK RESET Delay Cell CTS Delay Cell FTS Delay Cell DCO 圖 6 DCO 電路架構示意圖 有重置 (reset) 訊號之 TSPC 的 DFF 參考電路 圖 7 為單級有重置 (reset) 訊號之 TSPC 的 DFF 電路圖, 參賽者可參考使用, 並依除頻器 計數器與暫存器等電路功能需求, 自行調整並串接多個單級的 DFF 電路組成所需要的電路功能 D Q Clk R Qb 圖 7 TSPC DFF 電路圖 4

5 2. 設計目標及規格 本競賽以完成完整的設計流程為首要目標, 設計流程包含電路設計 電路佈局 (layout) 佈局驗證(DRC LVS 與 PEX) 參賽者完成電路設計(pre-layout) 的 TCCG 電路設計流程即可評分, 而完成佈局驗證 (post-layout) 之 TCCG 電路設計流程者, 則可取得優先的排名順序 環境變異與製程變異請使用 CIC 0.18um 虛擬製程的 TT Corner 搭配 1.8V 工作電壓, 對 TCCG 電路在 -20 度, 30 度與 80 度等 3 個工作溫度進行完整電路驗證設計流程 電性及規格要求 1. 輸出訊號 (CLK, EN 與 LOAD) 之電壓, 在 High 時, 需大於 0.9*VDD, 在 Low 時, 需小於 0.1*VDD, 如圖 8 所示, 否則均視為輸出錯誤, 不予計分 圖 8 輸出時脈波形要求與工作週期定義 2. 工作週期 (Duty cycle = Ton / Tperiod): 越接近 50% 越好, 必須在 49%~51% 範圍內, 如圖 8 所示 3. 輸出時脈 (CLK) 之頻率越接近 500MHz 越好 ; 在室溫 30 度時, 限制必須在 495Mhz ~ 505MHz 範圍內 另外在工作溫度 -20 或 80 度時, 限制改在 485Mhz ~ 515MHz 範圍內即可 4. 消耗功率 (power consumption) : 越小越好 5. 佈局大小 (total layout area): 越小越好 6. 輸出時脈 (CLK) 之電壓轉換速率 (Slew Rate,SR) 必須大於 3Volt/ns, 如圖 9 所示 5

6 1.0*VDD 0.9*VDD V(CLK) T r T f 3. 繳交檔案 0.1*VDD 0.0*VDD SR r = 0.8*VDD/ T r SR f = 0.8*VDD/T f SR CLK = min{sr r, SR f } 圖 9 電壓轉換速率示意圖 Time 參賽者必須依照下列電路檔案內容進行電路設計, 若未依此規定者, 則不予計分 詳細步驟說明請參考 Appendix B 內容 下列競賽參考檔案已放置於 /usr/cad/icc2014/agf 目錄下, 可供參賽者修改使用 TCCG 電路模擬檔案名稱為 TCCG.sp, 部分內容提供如下 : *********** STIMULUS TCCG.sp FOR SPICE SIMULATION ************ *********** INCLUDE YOUR DESIGN ************.INC TCCG.ckt.OPTION POST METHOD=GEAR *** NOTE: PIN SEQUENCE IS IMPORTANT *** X1 VSS VDD RESET PW_REF EN LOAD CLK TCCG ****** INPUT/OUTPUT STIMULUS *******.PARAM GND=0 VDD=1.8 VRST RESET 0 PWL n 0 41n VDD VREF PW_REF 0 PULSE(0 VDD 150n 0.1n 0.1n 9.9n 20n) VVDD VDD 0 PWL n 0 20n VDD VVSS VSS 0 DC=GND CL CLK 0 0.2p ****** TRANSIENT ANALYSIS *******.TRAN 0.1n 10.5u.MEAS TRAN Pwr AVG power ****** YOUR PVT SETTING ******* ****** YOUR PROBE SETTING ******* ****** YOUR MEASUREMENT SETTING *******.END 6

7 TCCG 電路設計檔案名稱為 TCCG. ckt,port 的排列順序請遵照以下順序 : ****** TCCG.ckt FOR Pre-Layout Simulation ****** *** NOTE: PIN SEQUENCE IS IMPORTANT ***.SUBCKT TCCG VSS VDD RESET PW_REF EN LOAD CLK ****** YOUR DESIGN ******.ENDS 先完成之電路設計 (pre-layout) 的 TCCG 電路設計流程, 必須在指定位置目錄 (pre) 內放置 TCCG.sp 與 TCCG. ckt 兩個檔案 若完成佈局驗證 (post-layout) 之 TCCG 電路設計流程者, 則另外在指定位置目錄 (post) 內放置如下表 2 之指定檔案, 請注意 TCCG_lvs.ckt 檔案內容不須要與 TCCG.ckt 相同, 其中 LVS 使用之 TCCG 電路檔案之 port 的排列順序請遵照以下順序 : ****** TCCG_lvs.ckt FOR Calibre LVS ****** *** NOTE: PIN SEQUENCE IS IMPORTANT ***.SUBCKT TCCG VSS VDD RESET PW_REF EN LOAD CLK ****** YOUR DESIGN ******.ENDS 表 2 Post-layout Simulation 繳交檔案表 檔名 用途 備註 TCCG. gds TCCG 電路之 layout 檔名 I TCCG_lvs. ckt LVS 使用之 TCCG 電路檔案 II TCCG. drc DRC report file, 請將 calibre 輸出檔檔名, 依此命名 TCCG. lvs LVS report file, 請將 calibre 輸出檔檔名, 依此命名 紙本 結果說明 註 : I 檔案名稱請注意大小寫, 另 topcell name 為大寫的 TCCG II 檔案名稱請注意大小寫, 另 top subckt 為大寫的 TCCG 7

8 4. 軟體環境與模擬設定 使用者登入後自動會設定好以下軟體環境 : Vendor Tool Executable Virtuoso *1 icfb Cadence Composer icfb NC-Verilog ncverilog SOC Encounter encounter design vision dv, dc_shell Synopsys VCS vcs IC compiler icc_shell -gui Hspice*4 hspice Cosmos Scope *1 scope Synopsys Custom explorer *1 wv Laker *1 laker Verdi *1 verdi, nwave, nlint Mentor Calibre *1 caliber ModelSim vsim Vi vi, vim, gvim Gedit gedit Utility Nedit nedit pdf reader acroread Calculate galculator, bc -l Gcc gcc EDA 軟體所須使用的 license 皆已設定完成, 不須額外設定 *1 該軟體限定使用 1 套 license *4 該軟體限定使用 4 套 license 為加速模擬, 請參賽者利用 4 核心 CPU 來完成 HSPICE 模擬, 指令說明如下 : Unix% hspice hpp mt 4 i TCCG.sp o TCCG 8

9 5. 評分排名原則 參賽者完成完整的電路設計 電路佈局 (layout) 佈局驗證 (DRC LVS 與 PEX) 後, 並依照繳交檔案規定完成即可 參賽者的 layout/netlist 需能在 Calibre 操作 介面上不加上任何 option 下, 以 calibre 進行 DRC/LVS/PEX 驗證 評分時,Calibre PEX 僅抽取 Capacitor( 使用 C+CC 設定 ) 來進行 RC Parameter Extraction 手續 參賽者不需附上 PEX 的結果檔案, 審查委員將依繳交資料來進行評分用的 PEX 的結果檔案 表 3 TCCG 電路規格評分表 項目 規格 評分範圍 SIF =500MHz< ± 1 % 495MHz ~ 505MHz 80] =500MHz < ± 3 % 485MHz ~ 515MHz SD DCclk=50% 49% ~ 51% SSR SRclk>7.5volt/ns 大於 3volt/ns SP 總功率消耗 小於 2.5mW SArea 總佈局面積小於 0.12mm 2 輸出訊號 (CLK, EN 與 LOAD) 之電壓符合 在 High 時需大於 0.9*VDD 以及在 Low 時需小於 0.1*VDD 條件時, 將依下列總評分公式進行評分與排名 總評分公式 : 3 S Total = S + 1) = ( S + 1) ( S + 1) ( S + 1) S i ( i i= 1 If ( S = If ( S PVTi 0), 其中 (( S 34) + ( S 15) + ( S 15) + ( S 20) + ( S 15) ) Fi PVTi = 0) (( S 34) + ( S 15) + ( S 15) + ( S 20) ) Fi DCi DCi SRi SRi Pi Pi Area 2, S i 是 3 個子分項成績, 各子分成績描述如下 : 分項數 製程條件 i = 1 TT corner, VDD is 1.8V, and the temperature is -20 i = 2 TT corner, VDD is 1.8V, and the temperature is 30 i = 3 TT corner, VDD is 1.8V, and the temperature is 80 9

10 S PVTi 為完成佈局驗證 (post-layout) 之 TCCG 電路設計流程並通過 RC Parameter Extraction 手續 若符合的話, S PVTi = 1, 反之則 S PVTi = 0 S DCi 輸出時脈 (CLK) 之工作週期 (DC = Ton / Tperiod) 是否符合在 49%~51% 範圍 若符合的話,S DCi = 50% DC 1 1% ; 反之則 S DCi = 0; S Fi 輸出時脈 (CLK) 之頻率是否符合下列條件 : 在室溫 30 度時在 495Mhz ~ 505MHz 範圍內 而工作溫度 -20 或 80 度時在 485Mhz ~ 515MHz 範圍內 500MHz Fclk 符合的 30 度之 S Fi = 1 ; 5MHz 500MHz Fclk -20 或 80 度之 S Fi = 1 ; 15MHz 反之則 S Fi = 0 S SRi 輸出時脈 (CLK) 之電壓轉換速率是否符合大於 3Volt/ns 取最小值進行 評分, 若小於 3 Volt/ns,S SRi = 0; 若在 3~12Volt/ns,S SRi = 若大於 12 Volt/ns,S SRi = 1; SR CLK 3V/ns 9V/ns ; 10

11 1.0*VDD 0.9*VDD V(CLK) T r T f 0.1*VDD 0.0*VDD SR r = 0.8*VDD/ T r Time SR f = 0.8*VDD/T f SR CLK = min{sr r, SR f } S Pi 總功率消耗必須小於 2.5mW 若小於 1mW,S Pi = 1; 若在 3~12Volt/ns 2.5mW Pwr 間,S Pi = 1.5mW ; 若大於 2.5mW, S Pi = 0; S Areai 總佈局面積必須小於 0.12mm 2 若小於 0.06mm 2,S Areai = 1; 若在 ~0.12 mm 2 間,S Areai = 0.12mm Area 2 ; 若大於 0.12mm 0.6mm 2,S Areai = 0; 11

12 Appendix A Full Custom Related Files Files location : /usr/cad/icc2014/vp/ CIC-CIS-2005-TR01_VP1.pdf CIC-CIS-2005-TR01_VP2.pdf CIC-CIS-2005-TR01_VP3.pdf cpall.csh calibre/.cdsinit Calibre_DRC/ rule.drc Calibre_LVS/ Rule.lvs Calibre_PEX/ Rule.rce Rule_08KA.rc Rule_20KA.rc model/ cic018.l laker/ laker.tf virtuoso/ cic18.tf display.drf PNP/ PNP_V50X50.gds PND_V100X100.gds Process Layout Rule Process Electrical Design Rule Process Device Formation c shell copy all files to home virtuoso initial file for calibre Calibre DRC rule file Calibre LVS rule file Calibre LPE rule file Calibre LPE rule file Calibre LPE rule file SPICE model Laker technology file Virtuoso technology file Virtuoso display file BJT Example layout BJT Example layout 若需在 virtuoso 中呼叫 calibre, 請將 calibre/.cdsinit 複製到自己的 home directory 若不知道如何複製檔案, 可執行 /usr/cad/icc2014/vp/cpall.csh, 這個 csh 檔會將 所有製程資料複製到您的 home 目錄 12

13 Appendix B You should archive the necessary files into the specified directory to submit the final version of your design. The following is a step-by-step illustration. 1. Create the designate directories named result/pre and result/post under your home directory for storing the necessary files if it does not exist. For example, > mkdir ~/result > mkdir ~/result/pre > mkdir ~/result/post 2. Copy the 2 necessary files (including TCCG.ckt and TCCG.sp) into the directory created at step 1. > cp TCCG.ckt ~/result/pre > cp TCCG.sp ~/result/pre 3. Copy the 5 necessary files (including TCCG_lvs.ckt, TCCG.gds TCCG.sp, DRC and LVS Summary Report File) into the directory created at step 1. > cp TCCG_lvs.ckt ~/result/post > cp TCCG.gds ~/result/post > cp TCCG.sp ~/result/post > cp drc.sum ~/result/post > cp lvs.rep ~/result/post 4. Execute the following UNIX command to create a Design Report Form file. After this operation, you will get a text file your_account.txt. > vi your_account.txt or > textedit your_account.txt 5. Fill in all necessary information of the Design Report Form about your design listed on page 11, and also submit this text file into the directory created at step 1. > cp your_account.txt ~/result/ 6. You have to submit the manuscript of Design Report Form on page 14 which fills the information about the final version of your design at the end of the contest, and you have to make sure the file names of SPICE stimulus, SPICE netlist for LVS and GDSII match the naming requirement of the contest. 13

14 7. If you have several versions of other designs, please archive the same necessary files into the other specified directory respectively. You could declare these files and directories at the manuscript of Design Report Form on page

15 Design Report Form Login Name (Account / Team Number): File name of SPICE stimulus: File name of SPICE netlist for LVS: File name of GDSII: File name of DRC Summary Report File: File name of LVS Summary Report File: DRC Clean: (Yes or No. You should be 0 DRC errors) LVS Correct: (Yes or No. You should be 0 LVS errors) Layout Area: um 2 x um 2 Sub-total score S 1 : S 2 : S 3 : Total score S total : Any other information you want to submit: (Such as your innovation, the special features of your design, or the declaration of several versions of other designs, etc.) 15

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