2010 University/College IC Design Contest Full Custom Category for

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扉吕
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1 106 學年度大學院校積體電路設計競賽大學類 D 組全客戶設計 Dual-Modulus E-TSPC Frequency Divider 本次競賽題目為設計一個雙模數 (dual-modulus) 增強型真單相位時脈 (extended true-single-phase-clock, E-TSPC) 除頻器 (frequency divider), 如圖 1 所示, 除頻器可依輸入頻率 (fin), 及 MC 訊號, 達成輸出訊號頻率 (fout) 為輸入頻率的除 8 (MC=0) 或除 9 (MC=1) 若輸入頻率為 3GHz, 則可輸出頻率 375 MHz 與 333 MHz 的頻率 fin Frequency Divider fout= fin/8, MC= 0 fout= fin/9, MC= 1 MC Modulus Control 圖 1 雙模數增強型真單相位時脈除頻器 (Dual-Modulus E-TSPC Frequency Divider) 本試題分為以下章節 1. 題目及電路概述 page 2 2. 設計目標及規格 page 3 3. 繳交檔案 page 4 4. 模擬設定與量測指令 page 5 5. 評分排名原則 page 6 6. 紙本結果 page 8 1

2 1. 題目及電路概述圖 2 是本次競賽的電路區塊圖, 參賽者首先要完成如圖 3 的除 2 電路 (divide-by-2), 然後完成如圖 4 的雙模數除 2 除 3 電路 (dual-modulus divide-by-2/3), 最後依照指定的除數功能, 決定圖 2 中? 的邏輯閘, 組成正確的除 8 除 9 電路 (divide-by-8/9) 此電路包含輸入 MC VDD 與 VSS, 輸出為, 輸出端負載電容 (CL) 為 100 ff( 此電容僅需加入模擬, 不需佈局 ), 電晶體尺寸由參賽者自行決定, 電路區塊與電路架構依照圖 2~4 給定, 但可依需要增減 buffer 或 inverter VDD MC1? CL= 100 ff MC VSS 圖 2 Dual-Modulus E-TSPC Divider (CL 為負載電容, 只需模擬不需 layout) Port 用途 VDD 電路之電源, 信號 1 (VDD = 1.8V) VSS 電路之接地, 信號 0 (VSS = 0V) 輸入訊號 (input signal) 輸出訊號 (output signal), 接上 100 ff 負載電容 MC 除數控制訊號 (modulus control) MC=0 時除 8; MC=1 時除 9 圖 3 除 2 電路圖 (by E-TSPC D flip-flop) 2

3 D MC Q Q 1 D Q Q fout= fin/2, MC1= 1 fout= fin/3, MC1= 0 MC1 圖 4 除 2/3 電路圖 2. 設計目標及規格本競賽以完成完整的全客戶 IC 設計流程為目標, 設計流程包含電路設計電路佈局佈局驗證 (DRC/LVS) 與 PEX 佈局後模擬驗證參賽者完成完整電路, 並依照規格進行評分, 評分以 post-layout simulation 的結果為依據 2.1. 環境變異與製程變異請依照各個電性規格所需驗證之電壓溫度及製程變異, 來做電路驗證 2.2. 電性及規格要求 1. 輸出 () 之電壓, 在 High 時, 需大於 0.9*VDD, 在 Low 時, 需小於 0.1*VDD, 如圖 5, 否則均視為輸出錯誤, 不予計分 2. 操作頻率 (operation frequency): 輸入訊號為弦波訊號, 振幅為 0.5*VDD 且頻率為 3 GHz 時, 須能正常除頻輸出頻率計算方式如圖 5, 為週期 (period) 的倒數模擬時, 取十個週期來計算頻率 Corner: TT/1.62V/125 > 0.9*VDD High Period = 1/frequency Low < 0.1*VDD 0.5*VDD 圖 5 輸出時脈波形要求與頻率計算方式 3

4 3. 最高 / 最低操作頻率 (maximum/minimum operation frequency): 電路能夠正常除頻的最高 / 最低操作頻率 Corner: TT/1.8V/25 4. 鎖定範圍 (locking range): 最高操作頻率減去最低操作頻率 Corner: TT/1.8V/25 5. 消耗功率 (power consumption): 輸入頻率為 3 GHz 時 Corner: TT/1.98V/ 佈局金屬層限制 : 僅能使用 metal 1, 2, 3, 禁止使用 metal 4, 5, 6 7. 佈局面積 (layout area) top cell name: divider 請依此命名 3. 繳交檔案完成電路後, 請將檔案命名為下表所列, 並放置到指定目錄 (~/result) 檔名用途備註 divider.gds 完整除頻器電路之 layout file (gds 檔案 ) 3.1 divider.src.net 完整除頻器電路之 netlist file (netlist 檔案 ) 3.2 divider.drc DRC summary file, 請將 calibre DRC 輸出檔之檔名, 依此命名 divider.lvs LVS report file, 請將 calibre LVS 輸出檔之檔名, 依此命名紙本結果說明 Layout 除了競賽文件註明, 可允許的錯誤外, 無其他任何 DRC/LVS 錯誤的佈局檔 (GDSII format) layout 中的 port name 務必依照要求命名, 命名請參考圖 2 layout 長寬比例請控制在 1.6:1 以內, 所有 layer 的繪製, 包含 pin layer 皆計算在佈局面積內 3.2. Netlist 參賽者所繳交之 netlist 檔案需能在無修改的情形下與佈局檔 (layout file) 進行 LVS 比對 port 命名請參考圖 2 netlist 內容僅能有如下所列, 不可包含其他會影響模擬及 LVS 的文字或模擬敘述 port 的排列順序請遵照以下順序, 以免無法進行評分 4

5 Netlist 檔案 divider.src.net.subckt divider MC VDD VSS mxx... mxxx...ends 3.3. 結果說明請參賽者說明設計結果及下列問題, 請寫在紙本結果紙張上, 須繳回紙本 1. 寫出模擬結果, 請勾選是 post-layout simulation 或 pre-layout simulation 結果 2. 說明圖 2 中? 的邏輯閘為何? 3.4. 其他說明繳交的 layout file/netlist file 需能在 Calibre 操作介面上, 不加任何 option 下 ( 例如指定 global net), 進行 calibre DRC/ LVS/ PEX 驗證評分時會以所繳交之 gds 檔案進行 calibre PEX, 僅抽取 Capacitor( C+CC 設定 ), 並依照 3.2 中 port 的排列順序做模擬, 參賽者不需附上 PEX 的結果檔案佈局長寬比例 netlist 格式等, 請依照題目要求繳交格式不合的情況, 將影響評分 4. 模擬設定與量測指令評分時所使用的各項模擬參數電壓源訊號源設定及量測指令, 請參考檔案 (divider.sp) 4.1. 檔案使用方法說明 : 1. 請將 netlist 檔案 (divider.src.net 或 PEX 輸出的檔案 ) 提供的檔案(divider.csh divider.sp) 與製程檔 (cic018.l) 放置在相同目錄 2. 在測試最高 / 最低操作頻率時, 請自行更改 divider.sp 檔內的 frequency 頻率值 3. 執行 source divider.csh 4. 執行完畢後, 會產生檔案 result.txt, 將依據此模擬結果內容來評分, 其內容分別如下圖 6: 5

6 results.txt 不能為 failed 須為輸入頻率的除 8 與除 9 功率消耗 meas_peri_div8: 除 8 時, 輸出訊號的 10 個週期時間 meas_peri_div9: 除 9 時, 輸出訊號的 10 個週期時間 meas_freq_div8: 除 8 時, 輸出訊號頻率 meas_freq_div9: 除 9 時, 輸出訊號頻率 input_freq: 輸入訊號頻率 pwr : 功率消耗 temper: 溫度圖 6. result.txt 檔案內容 5. 評分排名原則電路特性的評分以 post-layout simulation 結果進行, 排名則以取得分數總和決定, 分數總和為下表中五項評分項目的得分加總, 滿分分數為 100 分, 分數越高排名越前面請務必依照 3. 繳交檔案中所指定的格式命名 netlist file layout flie 交檔案格式若不符合規定, 需以人工修正時, 評分完成後的總分得再扣除 25 分, 若難以修正檔案格式內容或名稱時, 則不予計分 6

7 評分項目與計算方式項目說明數據取得之條件單位得分計算紙本繳回紙本並符合基本規格具有正確除頻功能 frequency = 3 GHz TT/1.8V/25 TT/1.98V/-40 TT/1.62V/125 fmax 最高操作頻率 TT/1.8V/25 不考慮其他電壓與溫度 fmin 最低操作頻率 TT/1.8V/25 不考慮其他電壓與溫度 GHz GHz 符合規格則 S1 = 20 參賽隊伍中操作頻率最高隊伍為 fmax_ref, 註 (1) S2 = 20*fmax/fmax_ref range 鎖定範圍 TT/1.8V/25 GHz range= fmax fmin pwr 功率消耗 TT/1.98V/-40 frequency = 3GHz mw 參賽隊伍中鎖定範圍最大隊伍為 range_ref, 註 (1) S3 = 20*range/range_ref 參賽隊伍中功耗最小隊伍為 pwr_min, 註 (1) S4 = 20*pwr_min/pwr area 佈局面積 divider 之 x,y 座標, 以 gdsin 數據為依據超過規定金屬層, 每層扣 5 分註 (2) 長短邊比不超過 1.6:1 註 (3) μm 2 參賽隊伍中面積最小隊伍為 area_min 註 (1) S5= 20*area_min/area 總分 S1+S2+S3+S4+S5 註 (1): 此隊伍需為滿足規格要求, 即 S1 須為滿分且 layout 符合長寬 1.6:1 與金屬層限制規定註 (2): 若使用 metal 4 此項分數扣 5 分, 使用 metal 5 則再多扣 5 分, 使用 metal 6 則再多扣 5 分, 扣分後低於 0 則以 0 計算註 (3): 若繳交的佈局檔為 160 μm 80 μm, 長短邊比例 2:1 超過 1.6:1, 則評分時以 1.6:1 計算, 也就是將佈局面積以 160 μm 100 μm 計算評分 7

8 2018 IC 設計競賽 D 組大學部全客戶電路設計決賽紙本結果帳號 : duf 參賽者姓名 : Post-layout simulation Pre-layout simulation 1. 寫出模擬結果 : 項目 TT/1.8V/25 最高操作頻率 (fmax) GHz 最低操作頻率 (fmin) GHz 鎖定範圍 (range) GHz 功率消耗 (pwr) mw 佈局長度 ( 長邊 ) μm 佈局寬度 ( 短邊 ) μm 佈局面積 (area) μm 2 下題請在空白處回答, 正面位置不夠再寫於背面 : 2. 說明圖 2 中? 的邏輯閘為何? 8

9 軟體環境使用者登入後自動會設定好以下軟體環境 : Vendor Tool Executable Virtuoso *1 icfb Cadence Synopsys Mentor Utility Composer icfb NC-Verilog ncverilog SOC Encounter encounter Design Compiler dv, dc_shell VCS-MX vcs IC Compiler icc_shell -gui Hspice hspice Cosmos Scope *1 cscope Custom Explorer *1 wv Laker *1 laker Laker ADP*1 adp Verdi *1 verdi, nwave, nlint Calibre *3 calibre QuestaSim vsim vi vi, vim gedit gedit nedit nedit pdf reader acroread calculate gnome-calculator, bc -l gcc gcc Matlab matlab EDA 軟體所須使用的 license 皆已設定完成, 不須額外設定 *1 該軟體限定使用 1 套 license *3 該軟體限定使用 3 套 license 9

10 Full Custom Related Files Files location : /usr/cad/icc2018/vp/ CIC-CIS-2005-TR01_VP1.pdf CIC-CIS-2005-TR01_VP2.pdf CIC-CIS-2005-TR01_VP3.pdf cpall.csh calibre/.cdsinit Calibre_DRC/ rule.drc Calibre_LVS/ Rule.lvs Calibre_PEX/ Rule.rce Rule_08KA.rc Rule_20KA.rc model/ cic018.l laker/ laker.tf virtuoso/ cic18.tf display.drf PNP/ PNP_V50X50.gds PND_V100X100.gds PDF PDF PDF c shell copy all files to home virtuoso initial file for calibre Calibre DRC rule file Calibre LVS rule file Calibre LPE rule file Calibre LPE rule file Calibre LPE rule file SPICE model Laker technology file Virtuoso technology file Virtuoso display file BJT Example layout BJT Example layout 若不知道如何複製檔案, 可執行 /usr/cad/icc2018/vp/cpall.csh, 這個 csh 檔會將所有製程資料複製到您的 home 目錄 10

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