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影董
4 years ago
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1 計算機組織與結構 96 年試題詳解 - 勘誤表 [ 一 ] 96-6 頁, 第 5 題解答修正為 : (C) 汪兆慶老師提供 96-6 頁, 第 7 題解答修正為 : 7. (B) 執行指令數 = 1+( ) = 84 執行週期數 = 1+( ) = 125 CPI = 125/84 MIPS = [2GHz/(125/84)]/10 6 = 頁, 第 3 題, 第 (3)(4) 兩小題解答全部修正為 : (3) 可能解法 1: 假設用了個 processors, 且指令平均散至個 processors, 另題目給的 0.2% 沒有筆誤 : sec % 200s < 5 60sec > 15.6 可能解法 2: 假設用了個 processors, 且指令沒有平均散至個 processors, 另題目給的 0.2% 有筆誤, 應該是 0.02%: 30 60sec % 200s < 5 60sec > 150 (4) 可能解法 1: 假設用了個 processors, 且指令平均散至個 processors: sec 則 executio time = + [0.02% ( 1)%] 200s 1800sec 288 => executio time = => 越大, executio time 越小. 可能解法 2: 假設用了個 processors, 且指令沒有平均散至個 processors: 則 executio time = sec [0.02% ( 1)%] 200s

2 1800sec => executio time = + 288( 1) 1800sec => 微分, 得到 = 0 = 頁, 第 (2) 小題解答修正為 : (2) True 頁, 第 12 行整行刪除 : Bug3: 最後一句應該是非 0 才繼續往下做, 應該改為 be 頁, 倒數第 9 行修正為 :. 可以將 sub 指令 bubble 掉, 造成 stall 的效果頁, 最後一行修正為 : 匯流排頻寬 : (256 4) (1 sec/20,800s) = MB/secs 頁, 倒數 6, 7 兩行修正為 : fact: addi $sp, $sp, -8 # adjust stack for 2 items sw $ra, 4($sp) # save the retur address 頁, 倒數第二行修正為 : (1) 執行本段程式所需的 cycles 如下 ( 假設 beq 條件為 false): 頁, 第四行修正為 : 6.(1) ISA 影響了 Istructio cout, clock rate, CPI 三個方面頁, 第 8 題, 第 (3) 小題解答修正為 : (3) block size = 1 words # of the cache blocks = 16

3 # of the cache sets = 16/4 = 4 mem. word addr. mem. block addr. cache set # Hit/Miss Miss type Miss compulsory Miss compulsory Miss compulsory Miss compulsory Miss compulsory Hit Hit Hit 頁, 第一行修正為 : (3) TLB 主要是來提升 page table 查詢的速度. TLB 是 page table 頁, 第 4 題解答整題全部修正為 : (1) 假設 P=V 2 F 0.4P 改進後的 power = + 0.6P = 0.7P 4 P power reductio factor = = P (2) 改進後的 power 0.4P = (1 80%) + 0.6P (1 20%) = 0.02P P = 0.5P 4 改進後的 throughput = 0.4F (1 80%) + 0.6F (1 20%) = 0.08F F = 0. 56F throughput-power product = P 0.56F = 0.5V F 0.56F = 0.28V F 頁, 倒數第 2 行解答修正為 : (6) 頁, 第 3 行修正為 : (10) 10005

4 96-70 頁, 倒數第 3 行修正為 : r 0.002% 頁, 第 1 題, 第 (2) 小題解答修正為 : (2) 在 multi-cycle 下, cycle time = 16s( 最長的 step), 而個別指令的 CPI 為 : load: 5 store: 4 R-format: 4 brach: 3 jump: 3 FP add/subtract: 4 FP multiply/divide: 4 Average delay = (5 31%+4 21%+4 27%+3 5%+3 2%+4 7%+4 7%) 16s = ( ) 16s = s 在 multi-cycle implemetatio 下, 執行一個指令之平均時間 (delay) 為 s 頁, 第 1 題, 第 (1) 小題解答修正為 : 1.(1) 假設是 MIPS 機器, 且具有下列特性 : WB 前半周期寫 registers, ID 後半週期讀 registers. brach cotrol hazard 可以在 MEM stage 被解決. 則, 可以解決 hazards 的時序圖如下 : addi IF ID EX M WB lw X X IF ID EX M WB sw X X IF ID EX M WB lw IF ID EX M WB slt X X IF ID EX M WB be X X IF ID EX M WB X X X IF 明顯地, 2 o-ops betwee 16 ad 20

5 2 o-ops betwee 20 ad 24 2 o-ops betwee 28 ad 32 2 o-ops betwee 32 ad 36 3 o-ops after 頁, 第 2 題, 第 (2) 小題解答修正為 : (2) Istructio Hex address Bi address lb $t0,0x001f($s0) 0x F lb $t1,0x801d($s1) 0xFEDC801D lb $t2, 0x0018($s1) 0xFEDC sb $t1, 0x0018($s0) 0x lb $t0, 0x001C($s2) 0x C sb $t0, 0x001A($s1) 0xFEDC001A Istructio Tag set Hit/Miss lb $t0,0x001f($s0) Miss lb $t1,0x801d($s1) Miss lb $t2, 0x0018($s1) Miss sb $t1, 0x0018($s0) Miss lb $t0, 0x001C($s2) M sb $t0, 0x001A($s1) M 因為採 write allocate 以及 write back, 因此並無 update memory 內容, 兩個 sb 所改變的值都還位在 1 st level cache 中頁, 第 13 行修正為 : ALUSrcB=00 ALUOp= 頁, 上面的圖, 箭頭字 Que low 修正為 : Overflow

6 頁, 第四行修正為 : For (i=0;i<;i++) 頁, 第 4 題解答修正為 : 4.(1) i=0, h=1, j=0~1*1-1, 做 1 次 i=1, h=2, j=0~2*2-1, 做 4 次 i=2, h=3, j=0~3*3-1, 做 9 次 i=3, h=4, j=0~4*4-1, 做 16 次 i=-1, h=(-1)+1, j=0~*(-1), 做 2 次所以共做了, = ((+1)(2+1))/6 (2) k=1, A(i,j,k) 做了 0 次 k=2, A(i,j,k) 做了 2 次 k=3, A(i,j,k) 做了 6 次 k=, A(i,j,k) 做了 (-1) 次所以共做了, 所以共做了, (k 2 -k) = ((+1)(2+1))/6-((1+))/ 頁, 倒數第六行修正為 : 問題, 在 ID stage 必須新設置有 forwardig logic 頁, 最後一行修正為 : miss pealty = 1+(16/4) (10+4) = 57 memory bus clock cycles 頁, 最後一行修正為 : All of them ca valid because they ca all alias the same physical page 頁, 圖最右上角修正為 : AND gate 輸出並非接最右邊的 MUX, 而是接到最右邊第 2 個 MUX

7 頁, 第 2 題, 第 (2) 小題解答修正為 : (2) 2 1/ /8 = = = 則, sig=0 ( 正 ) expoet = 2+4 = 6 = 110 xs-4 matissa = 1101 浮點表示 : 頁, 第 4 題解答修正為 : 4. (A), 如果以 8 bits 來看 X =520, X= -82 te = -( sc ) = sc 頁, 最後 1 行修正為 : sigificad= 頁, 第 (3) 題修正為 : CPI origial =12 15%+4 85%=5.2 CPI improved =8 15%+4 85%= =4.6 Exe. Time origial =IC 5.2 cycle time Exe. Time improved =IC 4.6 (1.2 cycle time)=5.52 IC cycle time 由上可知, 改良後比較差, 不應該執行此項 modificatio 頁, 第三行修正為 : circumstace? 計算機組織與結構 96 試題詳解

8 頁, 中間下面的電路圖修正為 :

第五章重叠、流水和现代处理器技术

第五章重叠、流水和现代处理器技术 2006 5 l t 1 t 2 t 3 t 4 I: add r1,r2,r3 J: sub r4,r1,r5 : (Hazard) : (Hazard) Instr 1 Instr 2 ( ) Cycle 1 Cycle 2 Cycle 3 Cycle 4 Cycle 5 Cycle 6 Cycle 7 Load Ifetch ALU DMem Instr 1 Ifetch ALU DMem