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1 Ver. BQV 系列 FPG 产品使用手册 产品型号 :BQVSXT/ BQVSXT/ BQVSX9T/ BQVLXT/ BQVSXT BQV 系列 FPG

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3 目录 产品特性... 产品概述... BQV 系列模块描述.... 输入 / 输出模块 (SelectIO).... 可配置逻辑块 (CLB).... Block RM.... 全局时钟.... DSPE Slice.... 布线资源....7 边界扫描.... 配置 三态 (// Mb/s) 以太网 MC PCI Express 集成端点模块.... RocketIO GTP 收发器.... 系统监视器... 配置 串行配置接口 SelectMP 并行配置接口.... SPI 配置接口 字节外设接口并行 Flash 模式... 封装... 应用注意事项.... 电装注意事项.... 产品防护.... 研制生产单位联系方式... BQV 系列 FPG

4 产品特性 最先进的最佳利用率高性能 FPG 架构 真 输入查找表 (LUT) 技术 双 -LUT 选项 改进的布线减少了中间连线 位分布式 RM 选项 SRL/ 双 SRL 选项 强大的时钟管理模块 (CMT) 时钟控制 具有零延迟缓冲 频率综合和时钟相移功能的数字时钟管理器模块 具有输入抖动滤波 零延迟缓冲 频率综合和相位匹配时钟分频功能的 PLL 模块 Kb Block RM/FIFO 真双端口 RM 模块 增强的可选可编程 FIFO 逻辑 可编程 高达 倍的真双端口宽度 高达 7 倍的简单双端口宽度 内置可选纠错电路 可选择将每个模块作为两个独立的 Kb 模块进行编程 高性能并行 SelectIO 技术. 到.V I/O 运行 使用 ChipSync 技术的源同步接口连接 数控阻抗 (DCI) 有效终端 灵活的细粒度 I/O 分组 支持高速存储器接口 高级 DSPE Slice x 补码乘法运算 可选加法器 减法器和累加器 可选流水线功能 可选按位逻辑功能 专用的级联连接 灵活的配置选项 SPI 和并行 FLSH 接口 专用的回读重新配置逻辑, 可支持多比特流 自动总线宽度检测功能 所有器件都有系统监视功能 片上 / 片外热特性监视 片上 / 片外电源监视 通过 JTG 端口访问所有监视量 PCI Express 集成端点模块 SXT 平台 符合 PCI Express 基本规范. 每模块支持 倍 倍或 倍通道宽度 与 RocketIO 收发器配合使用 三态 // Mb/s 以太网 MC SXT 平台 可以将 RocketIO 收发器用作 PHY, 也可以用多种软 MII( 媒体独立接口 ) 方案将其连接到外部 PHY Mb/s 到.7 Gb/s 的 RocketIO GTP 收发器 SXT 平台 nm 铜 CMOS 工艺技术.V 内核电压 BQV 系列 FPG

5 产品概述 BQV 系列 FPG 采用第二代 SMBL ( 高级硅片组合模块 ) 列式架构, 比此前任何 FPG 系列提供的选择范围都大 除了先进的高性能逻辑架构,BQV 系列 FPG 还包含多种硬 IP 系统级模块, 包括强大的 Kb Block RM/FIFO 第二代 x DSP Slice 带有内置数控阻抗的 SelectIO 技术 ChipSync 源同步接口模块 系统监视器功能 带有集成 DCM ( 数字时钟管理器 ) 和锁相环 (PLL) 时钟发生器的增强型时钟管理模块以及高级配置选项 其他基于平台的功能包括针对增强型串行连接的电源优化高速串行收发器模块 兼容 PCI Express 的集成端点模块和三态以太网 MC( 媒体访问控制器 ) 模块 这些功能使高级逻辑设计人员能够在其基于 FPG 的系统中体现更高档次的性能和功能 BQV 系列 FPG 以先进的 nm 工艺技术为基础, 是自定义 SIC 技术的可编程替代方案, 为大多数高级系统设计提供可编程能力 器件具体规模如表 - 所示 表 - BQV 系列 FPG 器件规模 CLB Block Endpoint Device System Gates rray Row x Slices Maximum Distributed DSPE Slices RM Blocks CMTs Blocks for PCI Ethernet MCs Max GTPs Max I/O Pads Package Col. RM Kbits (Kb) Express BQV SXT BQV SXT BQV SX9T BQV SXT BQV LXT.M x 9 BG M x 7 7 BG 9.M x,7,,7 CCG M x BG7.M x 7 7 CCG7 BQV 系列 FPG

6 BQV 系列模块描述. 输入 / 输出模块 (SelectIO) IOB 可编程, 并可分类如下 : 可编程单端或差分 (LVDS) 运行 具有可选单倍数据速率 (SDR) 或双倍数据速率 (DDR) 寄存器的输入模块 具有可选 SDR 或 DDR 寄存器的输出模块 双向模块 逐比特去歪斜电路 专用 I/O 和区域时钟资源 内置数据串行器 / 解串器 IOB 寄存器为边沿触发 D 型触发器或电平敏感锁存器 IOB 支持以下单端标准 : LVTTL LVCMOS (.V.V.V.V 和.V) PCI ( 和 MHz) PCI-X GTL 和 GTLP HSTL.V 和.V (I II III 和 IV 级 ) HSTL.V ( 一级 ) SSTL.V 和.V(I 和 II 级 ) 数控阻抗 (DCI) I/O 功能可配置成为每个单端 I/O 标准和某些差分 I/O 标准提供片上终端 IOB 元件还支持以下差分信令 I/O 标准 : LVDS 和扩展 LVDS( 仅.V) BLVDS( 总线 LVDS) ULVDS Hypertransport 差分 HSTL.V 和.V (I 和 II 级 ) BQV 系列 FPG

7 差分 SSTL.V 和.V (I 和 II 级 ) RSDS(.V 点对点 ) 每个差分对使用两个相邻的焊盘 两个或四个 IOB 模块连接到一个接入布线资源的开关矩阵 逐比特去歪斜电路允许 FPG 内部的可编程信号延迟 逐比特去歪斜灵活地提供细粒度延迟增量, 以精细地生成一系列信号延迟 这对于在源同步接口中同步信号边沿尤其有用 对于位置选择得当的通用 I/O( 每 八个 ), 应该为同一局部区域内的 I/O 添加特殊的硬件连接, 从而将其设计成具有 区域 Clock-capable 的 I/O 这些区域时钟输入分布在限定的区域内, 以尽量减轻各 IOB 之间的时钟歪斜 区域 I/O 时钟是对全局时钟资源的补充 为每个 I/O 增加了数据串行器 / 解串器功能, 以支持源同步接口 输入通路包含一个附有时间分频器的串并转换器, 而输出通路则包含一个并串转换器. 可配置逻辑块 (CLB) 一个 BQV 系列 FPG 的 CLB 资源由两个 Slice 组成 每个 Slice 包含并等效于 : 四个函数发生器 四个存储元件 算术逻辑门 大型多路复用器 快速进位前瞻链函数发生器可配置为 输入 LUT 或双输出 输入 LUT 某些 CLB 中的 SLICEM 可配置成作为一个 位移位寄存器 ( 或两个 位移位寄存器 ) 或 位分布式 RM 运行 另外, 可将四个存储元件配置成边沿触发的 D 型触发器或电平敏感型锁存器 每个 CLB 具有内部快速互连, 并且连接到一个接入通用布线资源的开关矩阵. Block RM Kb 真双端口 RM 模块资源可以编程为从 K x 到 x 7 的各种深度和宽度配置 另外, 每个 Kb 模块也可配置成作为两个独立的 Kb 双端口 RM 模块运行 每个端口都完全同步并独立, 提供三种 边写边读 模式 Block RM 可以级联, 以 BQV 系列 FPG

8 实现大型嵌入式存储模块 此外, 作为选项还提供了后端流水线寄存器 时钟控制电路 内 置 FIFO 支持 ECC 和字节写使能功能. 全局时钟 CMT 和全局时钟多路复用器缓冲器为设计高速时钟网络提供了完善的解决方案 每个 CMT 包含两个 DCM 和一个 PLL DCM 和 PLL 可独立使用, 也可广泛级联 最多可使用六个 CMT 模块, 总共可提供 个时钟发生器元件 每个 DCM 都提供常用的时钟生成功能 为了生成无歪斜的内部或外部时钟, 可以把每个 DCM 都用于消除时钟分配延迟 DCM 还提供输出时钟的 9 和 7 相移版本 细粒度相移以数分之一时钟周期的增量提供更高分辨率的相位调整 灵活的频率综合提供等于输入时钟频率分数或整数倍的时钟输出频率 为增强 DCM 功能,BQV 系列 FPG CMT 还包含一个 PLL 该模块提供参考时钟抖动滤波和更多频率综合选项 BQV 系列器件具有 个全局时钟 MUX 缓冲器 时钟树设计为差分式 差分时钟可帮助减少抖动和占空比失真. DSPE Slice DSPE Slice 资源包含一个 x 补码乘法器和一个 位加法器 / 减法器 / 累加器 每个 DSPE Slice 还含有广泛的级联功能, 可有效实现高速 DSP 算法. 布线资源 BQV 系列 FPG 中的所有部件都使用相同的互连方案以及相同的全局布线矩阵接入方式 另外,CLB 到 CLB 的布线设计成以尽可能少的中间连线提供一整套连接功能 时序模型是 共享的, 可大大提高高速设计性能的可预测性.7 边界扫描 边界扫描指令和相关的数据寄存器支持接入和配置 BQV 系列 FPG 的标准方法, 符合 IEEE 标准 9. 和 BQV 系列 FPG

9 . 配置 BQV 系列 FPG 的配置方法是用下列模式之一将比特流载入内部配置存储器 : 从串模式 主串模式 从动 SelectMP 模式 主动 SelectMP 模式 边界扫描模式 (IEEE- 和 IEEE-9) SPI 模式 ( 串行外设接口标准 Flash) BPI 上 /BPI 下模式 ( 字节宽度外设接口标准 x 或 x OR Flash) 另外,BQV 系列 FPG 还支持下列配置选项 : 用于 IP 保护的 位 ES 比特流解密 支持冷 / 热启动的多比特流管理 (MBM) 并行配置总线宽度自动检测 并行菊花链 配置 CRC 和 ECC 支持, 可实现最强大 最灵活的器件完整性校验.9 三态 (// Mb/s) 以太网 MC BQV 系列 FPG 包含嵌入式以太网 MC 这些模块具有以下特点 : 符合 IEEE.- 规范 经过 UH 一致性测试 使用 SelectIO 技术的 RGMII/GMII 接口, 或者当与 RocketIO 收发器配合使用时的 SGMII 接口 半双工或全双工 支持巨型帧 Base-X PCS/PM: 当与 RocketIO GTP 收发器配合使用时, 可提供完全 Base-X 片上实现 BQV 系列 FPG

10 . PCI Express 集成端点模块 BQV 系列 FPG 最多包含四个集成端点模块 这些模块实现事务层 数据链路层和物理层功能, 在尽量少用 FPG 逻辑的情况下可提供完整的 PCI Express 端点功能 这些模块具有以下特点 : 符合 PCI Express 基本规范. 与 RocketIO 收发器配合使用可提供完整的端点功能 每模块支持 倍 倍或 倍通道宽度. RocketIO GTP 收发器 - 通道 RocketIO GTP 收发器, 能够以 Mb/s 到.7 Gb/s 的速度运行 完全时钟和数据恢复功能 支持 / 位或 / 位数据通路 可选 B/B 或基于 FPG 的编码 / 解码功能 集成 FIFO/ 弹性缓冲器 支持通道绑定和时钟校正 嵌入式 位 CRC 生成 / 检查 集成的间隔符检测或 / 检测功能 可编程预加重 (K 发射器均衡 ) 可编程发射器输出摆幅 可编程接收器均衡 可编程接收器终端 嵌入式支持 : 带外 (OOB) 信令 : 串行 T 信标 电气闲置和 PCI Express 接收器检测 内置式 PRBS 生成器 / 校验器. 系统监视器 FPG 是高可用性 / 可靠性基础架构的重要构建模块 因此, 有必要更好地监测 FPG 的 BQV 系列 FPG

11 片上物理环境及其在系统内紧邻的周边环境 BQV 系列系统监视器首次为 FPG 及其外部环境提供了更简单的监测 BQV 系列的都包含一个系统监视器模块 系统监视器是围绕一个 位 ksps DC( 模数转换器 ) 构建的 这个 DC 用于对若干片上传感器进行数字化, 以提供有关 FPG 内部物理环境的信息 片上传感器包括一个温度传感器和几个电源传感器 对外部环境的访问是通过若干外部模拟输入通道提供的 这些模拟输入是通用的, 可用于对种类繁多的电压信号类型进行数字化 提供了对单极 双极和真差分输入方案的支持 可以通过 JTG TP 全面访问片上传感器和外部通道, 从而可以将 PC 板上现有的 JTG 基础架构用于开发期间或现场部署后的模拟测试和高级诊断 系统监视器在 FPG 通电之后和配置之前完全可运行 系统监视器在设计中不需要显式实例化即可获得对其基本功能的访问权 这使得即使在设计周期的最后阶段也可以使用系统监视器 配置 BQV 系列有六种配置接口, 每种接口对应一种或多种位宽的配置模式 表 - BQV 配置模式 配置模式 M[:] 总线宽度 CCLK 时钟方向 串行主模式 Output SPI 主模式 Output BPI-Up 主模式, Output BPI-Down 主模式, Output SelectMP 主模式, Output JTG 模式 Input (TCK) SelectMP 从模式,, Input 串行从模式 Input. 串行配置接口 串行配置模式下,FPG 在每个 CCLK 加载一个 bit 的配置数据 : 主串模式下,CCLK 是输出. 从串模式下,,CCLK 是输入. 图 - 展示了串行配置的接口, 对应此接口的有四种应用方式 : 主串配置 BQV 系列 FPG

12 从串配置 串行菊花链 成组串行配置 图 - BQV 的串行配置接口 表 - BQV FPG 串行配置模式引脚 引脚名称类型专用 / 复用功能描述 M[:] 输入专用用来设置配置模式的引脚 CCLK 输入和输出 专用配置时钟源 (JTG 除外 ) D_I 输入复用配置数据输入, 在 CCLK 上升沿采样 DOUT_BUSY 三态输出专用菊花链中对下一级器件的配置数据输出端口 双向, 开漏指示配置是否完成 : DOE 专用或 active = FPG 配置未完成 = FPG 配置完成在 M[:] 被采样之前,IIT_B 可以作为输入, 接收到低电平时可以推迟配置时间 输入或输出, 在 M[:] 被采样之后,IIT_B 是一个开漏 低电 IIT_B 专用平有效的输出, 指示 CRC 校验结果 : 开漏 = CRC 错误 = 没有 CRC 错误在 SEU 探测功能开启之后,IIT_B 可以设置为回读 CRC 出错时是否拉低 PROGRM_B 输入专用低有效全片异步复位 主串模式 如图 - 所示, 主串模式的配置码流从可编程 PROM 进行加载 BQV 系列 FPG

13 图 - 主串配置模式 从串配置模式从串模式的典型应用场景包括串行菊花链配置或使用外部 MCU 或 CPLD 来配置单个 FPG 器件 硬件设计与主串配置相似, 但应注意 CCLK 应由外部时钟源提供 串行菊花链在对多个 BQV 进行配置时可以采用菊花链的方式 在串行菊花链下, 每个器件通过 D_I 引脚接收配置数据, 并通过 DOUT 引脚将配置数据传入下一级, 接近配置数据源的器件被称作上游器件, 离数据源远的器件被称作下游器件 在串行菊花链中, 配置时钟通常由工作在主串模式的最上游的器件提供, 其他所有的器件被设置在从串模式 图 - 展示了这一配置方式 另一种可替代的方式是在最上游使用 SPI 接口进行配置 SPI 模式下数据依旧会从 DOUT 输出 图 - 串行菊花链配置 第一个器件会在最后一个被配置 CRC 校验只覆盖当前器件, 不会对整个菊花链进行校 BQV 系列 FPG

14 验 串行菊花链的混合应用 BQV 器件可以和 Virtex, Spartan -II, Virtex-E, Spartan-IIE, Virtex-II, Virtex-II Pro, Spartan-, 以及 Virtex- 等其他器件组成菊花链 在应用时需要注意 点 较老的型号可能无法兼容 BQV 输出的较快的配置时钟 BQV 应该保持在菊花链的最上游 所有的 Virtex/BMTI 器件具有相似的 BitGen 选项, 所有的器件 BitGen 设置应与 BQV 保持一致 从 DOUT 输出的配置码流大小是有上限的, 并且会根据不同的器件而异 具体细节请看表 - 表 - 不同系列所支持的菊花链输出大小架构 DOUT 输出最大 bit 数 BQV, BQV, Virtex-, Virtex-, Virtex-II Pro, x ( 7 ) =,9,97, and Virtex-II Devices Spartan- Devices x ( 7 ) =,9,97, BQVR, Virtex, Virtex-E, Spartan-II, and x ( ) =,, Spartan-IIE Devices 成组的串行配置使用图 - 所示的配置方法, 可以利用串行接口同时对多个器件进行配置 在这种组织形式下, 所有的配置输入引脚都接到了一起 一般会将其中的一个器件设置为主串模式来驱动 CCLK, 其他的器件都设置为从串模式 配置数据可以来自与 PROM 或外部配置控制器 BQV 系列 FPG

15 图 - 成组的穿行配置方式. SelectMP 并行配置接口 图 - 所示的 SelectMP 配置接口提供了 bit bit 和 bit 三种双向数据传输总线, 可以在配置和回读功能之间复用, 端口的宽度是 FPG 自动检测的 CCLK 在主并模式下作为输出, 在从并模式下作为输入 SelectMP 接口有四种配置方法 : 单器件主模式 单器件从模式 多器件 SelectMP 总线 多器件成组 SelectMP BQV 系列 FPG

16 图 - BQV SelectMP 配置端口 表 - 描述了 SelectMP 的配置接口引脚. 表 - BQV SelectMP 配置接口引脚 引脚名称类型专用 / 复用功能描述 M[:] 输入专用用来设置配置模式的引脚 CCLK D[:] 输入和输出 三态双向 专用配置时钟源 (JTG 除外 ) 复用 BUSY 三态输出专用 DOE 双向, 开漏 或 active 专用 配置和回读总线, 在 CCLK 上升沿采样 指示目前不能进行回读 对 BQV 器件, 该信号 仅在回读时有意义, 不适用于配置 指示配置是否完成 : = FPG 配置未完成 = FPG 配置完成 在 M[:] 被采样之前,IIT_B 可以作为输入, 接 收到低电平时可以推迟配置时间 输入或输出, 在 M[:] 被采样之后,IIT_B 是一个开漏 低电 IIT_B 专用平有效的输出, 指示 CRC 校验结果 : 开漏 = CRC 错误 = 没有 CRC 错误 在 SEU 探测功能开启之后,IIT_B 可以设置为 回读 CRC 出错时是否拉低 PROGRM_B 输入 专用 低有效全片异步复位 CS_B 输入 专用 低有效片选信号, 使能 SelectMP 端口 : = SelectMP 使能 = SelectMP 失能 RDWR_B 输入 专用 修改 SelectMP 端口的数据流向 = 输入 = 输出只能在 CS_B 为高时更改, 否则会触发 BORT CSO_B 输出 复用 并行菊花链配置片选引脚, 低有效 单器件的 SelectMap 配置 高性能 Flash XL 平台 Selectmap 平台配置 Flash XL 平台视为高性能的 BQVFPG 优化设计的 它在 FT 封装内集成了 Mb 的 在系统编程 flash 存储和足以支撑配置的性能 上电突发读取模式和专用电源 I/O 可以使它 与 BQVFPG 的 SelectMP 配置接口无缝配合 bit 位宽时可以达到 Mb/s, 并且不需要 等待时间 图 - 为使用该平台的硬件示意图 BQV 系列 FPG

17 图 - 高性能 Flash XL 平台 Selectmap 平台配置 Flash PROM 平台的 SelectMap 配置对于单个使用 SelectMP 进行配置的器件, 最简单的方式就是直接与 PROM 相连, 如图 -7 所示 在这种架构下,FPG 被设定为主模式,RDWR_B 和 CS_B 都接地以对应连续的数据加载 图 -7 MCU 驱动的 SelectMap 配置 单器件 SelectMP 主配置模式 在某些应用下,MCU 或 CPLD 也可以用来胚子单个的 BQV FPG, 时钟由 FPG 自身或外 部提供均可, 如图 - 所示 使用中我们更倾向图使 SelectMP 从配置模式 图 - 使用 MCU 或 CPLD 通过 SelectMP 配置单个器件 BQV 系列 FPG

18 多器件的 SelectMap 配置多个处于 SelectMP 配置模式的器件可以共用一条 SelectMP 总线 ( 图 -9) DT, CCLK, RDWR_B, BUSY, PROGRM_B, DOE, 和 IIT_B 引脚均是共用的, 但是 CS_B 需要分别控制, 该工作一般是由 CPLD 或 MCU 来进行 并行菊花链 图 -9 使用 bit 位宽的 SlectMP 总线配置多个器件 BQV FPG 的 SlectMP 还支持并行菊花链的配置模式 图 - 为该应用示例, 最上游器件工作在 BPI 模式, 工作在 SelectMP 主模式或从模式的 FPG 也可以作为最上游器件 D[:], CCLK, RDWR_B, PROGRM_B, DOE, 和 IIT_B 是共用的,CS_B 引脚之间采用菊花链连接 成组的 SelectMap 图 - 并行菊花链 使用 SelectMP 接口也是可以用同一个码流同时配置多个器件的 在成组的 SelectMP BQV 系列 FPG

19 配置中,CS_B 引脚是共用的, 如果有外部时钟源, 所有的器件都可以设置为从模式, 或者 将其中一个器件设置为主模式提供时钟源 图 - 成组的 SelectMP 配置 SelectMP 数据加载 SelectMP 端口支持连续的数据加载和非连续的数据加载 数据加载的控制信号有 CS_B RDWR_B CCLK 和 BUSY CS_B 片选信号 CS_B 是 SelecctMP 的使能信号 当 CS_B 为高时,BQV 无视端口上的所有操作 RDWR_B RDWR_B 是该端口的读写控制信号, 当为低电平时该端口为写状态 当更改读写状态时, 必须撤销片选信号, 否这会触发 BORT 进程 CCLK 所有 SelectMP 上的有效操作都是以 CCLK 为时钟源的同步操作 端口输入数据是会在 CCLK 上升沿采样, 当端口输出数据时会在 CCLK 上升沿更新 从模式时可以通过停止 CCLK 来暂停配置 BQV 系列 FPG

20 BUSY BUSY 是一个 FPG 的输出信号, 指示着器件是否输出回读数据 不同于早期的 Virtex 系列,BQV 在配置过程中从来不对 BUSY 做出驱动 在回读过程中当 BUSY 为低电平时指示着已经在输出有效的回读数据 当片选信号置为 时,BUSY 信号被置为三态 SelectMP 的数据加载模式当配置控制器可以提供一个不中断的配置码流时我们可以使用连续的加载模式, 当无法满足这一条件时, 可以选用非连续的加载模式 实现非连续的数据加载有两种方式, 一个是拉高 CS_B 关闭 SelectMP 端口, 另一种方式是暂停 CCLK 时钟 SelectMP BORT BORT 是在 SelectMP 的回读或配置过程中因为在改变读写状态时没有拉高 CS_B 信号产生的中断 在配置过程中产生 BORT, 内部的状态会在接下来的四个 CCLK 周期由 D[7:] 输出, 其他的 D 引脚会一直保持高电平 在 BORT 序列结束之后, 用户可以重性能同步配置逻辑并恢复配置 BORT 状态字在配置 BORT 过程中,FPG 会在 D[7:] 输出状态字,D 的其他引脚一直保持高电平, 状态字每位的信息在表 - 中有所描述 表 - BORT 状态字位置名称意义 D7 CFGERR_B 配置错误 ( 低有效 ) D DLIG 接收到同步字 ( 高有效 ) D RIP 回读进程中 ( 高有效 ) D I_BORT_B BORT 进程中 ( 低有效 ) D-D 恒为 在触发 BORT 后有两种方式恢复配置或者回读 : 器件可以在 BORT 完成后重新同步 器件可以通过拉低 PROGRM_B 复位 SelectMP 重配置重配置值得是 DOE 引脚被拉高之后对 FPG 重新编程 重配置可以拉低 PROGRM_B 引脚或者重新同步 FPG 来开始 在不用 PROGRM_B 复位的前提下使用 SelectMP 进行重配置,BitGen 选项中的 persist BQV 系列 FPG

21 选项必须勾选 COFIG_MODE 约束语句用来设置 SelectMP 端口在配置完成后保留的宽度, 默认情况下保留 位宽. SPI 配置接口 在 SPI 串行闪存模式,M[:]=.BQV FPG 从一个符合 SPI 标准的串行 Flash PROM 读取数据对自己进行配置 虽然 SPI 是四线标准接口, 不同的 SPI 可能使用不同的 SPI 读命 令 FS[:] 可以选定 FPG 内预置的读命令, 或者配合 RCMD 引脚自定义命令 图 - 表 - 描述了 SPI 接口的相关引脚 表 - BQV 系列 FPG BQV SPI 配置接口 BQV SPI 配置接口引脚 引脚名称类型专用 / 复用功能描述 M[:] 输入 专用 用来设置配置模式的引脚 HSWPE 输入 专用 在配置期间控制除 bank 中的专用 IO 之外的 IO 的上拉 ( 引脚内部有一个弱上拉电阻 ) = 配置期间上拉 = 配置期间三态 CCLK 输入和 专用 配置时钟源 (JTG 除外 ) 输出 DOUT 三态 专用 在串行菊花链中使用 输出 FS[:] 输入 复用 SPI 读命令选择引脚 指示配置是否完成 : DOE 双向, 开漏 = FPG 配置未完成专用或 active = FPG 配置完成 在 M[:] 被采样之前,IIT_B 可以作为输入, 接 收到低电平时可以推迟配置时间 输入或输出, 在 M[:] 被采样之后,IIT_B 是一个开漏 低电 IIT_B 专用平有效的输出, 指示 CRC 校验结果 : 开漏 = CRC 错误 = 没有 CRC 错误 在 SEU 探测功能开启之后,IIT_B 可以设置为 回读 CRC 出错时是否拉低 PROGRM_B 输入 专用 低有效全片异步复位

22 FCS_B 输出 复用 SPI 片选引脚, 低电平有效 MOSI 输出 复用 FPG 串行输出,CCLK 下降沿变化 D_I 输入 复用 FPG 串行输入,CCLK 上升沿采样 RCMD[7:] 输入 复用 SPI 读命令自定义引脚 表 -7 描述了有 FS 引脚可选择的 SPI 读命令 表 -7 BQV SPI 读命令 FS[:] SPI 备注 读命令 xff RCMD[7:] 通过这组引脚可以自定义任何读命令 x 保留 x x xe xb SPI 串行菊花链 在串行菊花链应用中, 最上游的器件可以工作在 SPI 模式而其他的下游器件工作在串行 从配置模式 在这种情况下, 所有的配置码流都可以存储在 SPI 器件当中. 字节外设接口并行 Flash 模式 在 BPI-Up (M[:]=) 或者 BPI-Down (M[:] = ) 模式,BQV FPG 从一个工业标准的并行 OR Flash PROM 对自己进行配置, 如图 所示 FPG 用最高多达 位的地址驱动并行 Flash 对于配置应用, 值用到了 Flash 的异步读取模式 或 位的数据宽度可以得到 FPG 的兼容 在 BPI 模式下 CCLK 的输出并没有与 Flash 相连, 但是 CCLK 依然是采样时钟 在 BPI_UP 模式, 地址从 开始递增, 如果地址溢出之前还没有完成配置, 状态寄存器会做出标记, 并且触发 Fallback 重配置 在 BPI_DOW 模式下, 地址从 hffffff 递减 其余功能与 UP 模式相同 BQV 系列 FPG

23 图 - 表 - 表述了 BPI 配置接口的各引脚功能 表 - BQV BPI 配置接口 BQV BPI 配置引脚 引脚名称类型专用 / 复用功能描述 M[:] 输入 专用 用来设置配置模式的引脚 HSWPE 输入 专用 在配置期间控制除 bank 中的专用 IO 之外的 IO 的上拉 ( 引脚内部有一个弱上拉电阻 ) = 配置期间上拉 = 配置期间三态 CCLK 输入和 专用 配置时钟源 (JTG 除外 ) 输出 DOUT 三态 专用 在串行菊花链中使用 输出 FS[:] 输入 复用 SPI 读命令选择引脚 指示配置是否完成 : DOE 双向, 开漏 = FPG 配置未完成专用或 active = FPG 配置完成 在 M[:] 被采样之前,IIT_B 可以作为输入, 接 收到低电平时可以推迟配置时间 输入或输出, 在 M[:] 被采样之后,IIT_B 是一个开漏 低电 IIT_B 专用平有效的输出, 指示 CRC 校验结果 : 开漏 = CRC 错误 = 没有 CRC 错误 在 SEU 探测功能开启之后,IIT_B 可以设置为 回读 CRC 出错时是否拉低 PROGRM_B 输入 专用 低有效全片异步复位 FCS_B 输出 复用 Flash 片选引脚, 低电平有效 FOE_B 输出 复用 Flash 输出使能, 低电平有效 FWE_B 输出 复用 Flash 写使能, 低电平有效 DDR[:] 输出 复用 地址输出 D[:] 输入 复用 数据输入 RS[:] 输出 复用 版本选择引脚, 用于多个多个版本的 bitstream 之间的切换 当 fallback 被触发时,RS[:]=. CSO_B 输出 复用 用于并行菊花链配置的片选信号 对页模式的支持 BQV 系列 FPG

24 很多 OR Flash 支持异步页读 每页的第一次读取通常会占用最长的时间 (~ns), 接下来对同一页的读取所用的时间会较短 (~ns) 下面是 BQV 可以和 BPI Flash 配合设置的参数 页大小 :. 每页第一次读取的 CCLK 周期 :. 当页大小为 时只支持一个 CCLK 周期 CCLK 频率 封装 BQVSXT 为 BG 封装, 具体封装信息如下图 -, 管脚列表如表 -. 图 - 封装信息图 表 - BQVSXTBG 管脚信息表 BQV 系列 FPG

25 DXP_ R DX_ R VDD_ M VSS_ M VP_ V_ P VREFP_ VREF_ VBTT_ PROGR M_B_ HSWP E_ P J9 J K D_I_ J DOE_ K CCLK_ J IIT_B_ H CS_B_ L RDWR_ B_ M RSVD() P RSVD() R IO_L7 _ IO_L P_ IO_L _ IO_L9 P_ IO_L9 _ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_LP _ IO_L _VREF_ IO_LP _ IO_L _ IO_LP _ IO_L _ U U V Descriptio n MGTT X_ MGT VTTTX_ MGTT XP_ D E E V GD W GD D C GD E C GD K B GD L GD T GD U GD B B GD C C GD F B GD C C7 GD F B7 GD J 7 GD M GD R 9 GD V BQV 系列 FPG

26 TCK_ V M_ T M_ U M_ W TMS_ W TDI_ V D_OUT_ BUSY_ U TDO_ V IO_LP_ 9_ IO_L IO_LP_ 7_ IO_L IO_LP D_ IO_L D_ IO_LP D9_ IO_L D_ IO_LP D7_ IO_L_ VREF D_ G G H G G7 F7 F F F G9 IO_L7P _ IO_L7 _ IO_LP _CC_ IO_L _CC_ IO_L9P _CC_ IO_L9 _CC_ IO_L P_CC_ IO_L _CC_ IO_L P_CC_ IO_L _CC_ IO_L P_VR_ IO_L _VRP_ IO_L P_ IO_L _ IO_L P_ IO_L _VREF_ IO_L P_ IO_L _ Descriptio n B9 GD C GD E GD C B GD C9 GD V D9 GD C D GD D GD F B GD T C GD F D GD J7 C GD W7 B GD B GD M GD B GD E9 B GD L9 C GD 9 BQV 系列 FPG

27 IO_LP_ 9_D_ IO_L D_ IO_LP_ 7_D_ IO_L D_ IO_L7P D_ IO_L7 D_ IO_LP_ CC D9 _ IO_L_ CC D _ IO_L9P_ CC D7 _ IO_L9_ CC D _ IO_LP_ CC_RS_ IO_L_ CC_RS_ IO_LP_ CC IO_L_ CC IO_LP IO_L IO_LP F G H H9 G H G H G H9 W Y Y 9 Y IO_L P_ IO_L _ IO_L7 P_ IO_L7 _ IO_L P_ IO_L _ IO_L9 P_ IO_L9 _ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_LP _ Descriptio n D GD R9 C GD U9 B GD Y9 GD E9 B GD H C GD K D GD M D GD P H7 GD T G7 GD V F7 GD F GD L F9 GD G9 GD R H GD U J GD 9 GD F BQV 系列 FPG

28 IO_L IO_LP_ FCS_B_ IO_L_ VREF_FOE_ B_MOSI_ IO_LP_ FWE_B_ IO_L_ CSO_B_ IO_LP_ D7_ IO_L_ D_ IO_L7P_ D_ IO_L7_ D_ IO_LP_ D_ IO_L_ D_FS_ IO_L9P_ D_FS_ IO_L9_ D_FS_ IO_LP_ CC_GC_ IO_L_ CC_GC_ IO_LP_ CC_GC_ IO_L_ CC_GC_ IO_LP_ GC_VR_ IO_L_ GC_VRP_ Y Y 7 Y7 Y W Y W Y D E D E D D IO_L _VREF_ IO_LP _ IO_L _ IO_LP _ IO_L _ IO_L7P _ IO_L7 _ IO_LP _CC_ IO_L _CC_ IO_L9P _CC_ IO_L9 _CC_ IO_L P_CC_ IO_L _CC_ IO_L P_CC_ IO_L _CC_ IO_L P_VR_ IO_L _VRP_ IO_L P_ IO_L _ Descriptio n GD D E GD K E7 GD M B9 GD P C GD T E GD W D GD D C9 GD G D GD J C7 GD L C GD 7 GD R B7 GD U D9 GD H D GD K B GD T GD V B GD Y GD C BQV 系列 FPG

29 IO_LP_ GC_ IO_L_ GC_ IO_LP_ GC_ IO_L_ GC_VREF_ IO_LP_ GC_ IO_L_ GC_ IO_LP_ GC_ IO_L_ GC_ IO_L7P_ GC_ IO_L7_ GC_ IO_LP_ GC_ IO_L_ GC_ IO_L9P_ GC_ IO_L9_ GC_ IO_LP_ GC_D_ IO_L_ GC_D_ IO_LP_ GC_D_ IO_L_ GC_D_ IO_LP_ GC_D_ E7 D E E E F9 F E E E E F F 7 G 7 Y 7 B B B IO_L P_ IO_L _VREF_ IO_L P_ IO_L _ IO_L P_ IO_L _ IO_L7 P_ IO_L7 _ IO_L P_ IO_L _ IO_L9 P_ IO_L9 _ IO_LP _7 IO_L _7 IO_LP _7 IO_L _7 IO_LP _7 IO_L _7 IO_LP _7 Descriptio n GD J GD L B GD U GD W B GD C B GD B GD F C GD H D GD K E GD M C GD P D GD T C D D D GD V GD F GD J7 GD L7 E GD 7 E GD R7 F GD U7 BQV 系列 FPG

30 BQV 系列 FPG Descriptio n IO_L_ B IO_L 7 GC_D 7 F GD W7 IO_LP_ C IO_LP 7 GC_D9 7 F GD B IO_L_ B IO_L 7 GC_D VREF_7 E GD K IO_LP_ B IO_LP 7 GC_ 9 _7 E GD M IO_L_ C IO_L D 7 GC_VREF_ 9 _7 GD P IO_LP_ C IO_LP C 7 GC 7 GD T IO_L_ C IO_L C 7 GC 7 GD V IO_LP_ C IO_L7P C B 7 GD GC 7 IO_L_ B IO_L7 B 7 GC_ 7 _7 GD E9 IO_L7P_ B IO_LP 7 GC_VR CC_7 F GD L9 IO_L7_ C IO_L 7 GC_VRP CC_7 E GD 9 IO_LP_ C IO_L9P 7 CC_GC_ 7 _CC_7 F GD R9 IO_L_ B IO_L9 7 CC_GC CC_7 E GD U9 IO_L9P_ B IO_L D 7 CC_GC_ P_CC_7 9 GD W9 IO_L9_ C IO_L D E 7 GD CC_GC CC_7 9 IO_LP_ IO_L C E 7 P_CC_7 GD C IO_L_ IO_L D E 7 _CC_7 GD H IO_LP_ IO_L F 7 P_VR_7 F9 GD V IO_L_ IO_L G 7 _VRP_7 F GD IO_LP_ H 7 IO_L E GD L

31 P_7 IO_L_ IO_L G 7 _7 IO_LP_ IO_L F 7 P_7 IO_L IO_L_ G 7 _VREF_ 7 IO_LP_ IO_L E 7 P_7 IO_L_ IO_L E 7 VREF 7 IO_LP_ IO_L F 7 P_7 IO_L_ IO_L F 7 _7 IO_LP_ IO_L7 G 7 P_7 IO_L_ IO_L7 H 7 _7 IO_L7P_ IO_L H 7 P_7 IO_L7_ IO_L J 7 _7 IO_LP_ IO_L9 J 7 CC_ P_7 IO_L_ IO_L9 K 7 CC 7 IO_L9P_ IO_LP K CC IO_L9_ IO_L K CC IO_LP _CC_SMP _ IO_L _CC_SM _ L L IO_LP _ IO_L _ D Descriptio n GD T E7 GD F7 GD F E GD D D D GD P GD D E GD G F GD U F GD K F GD Y E GD C D D GD GD C F GD E GD F V GD L V9 GD T BQV 系列 FPG

32 BQV 系列 FPG Descriptio n IO_LP IO_LP _CC_SMP M E GD IO_L IO_L D F _CC_SM GD IO_LP IO_LP VCC H W9 _VR UX U IO_L IO_L VCC J W _VRP UX K9 IO_LP IO_LP D VCC J UX M9 IO_L IO_L VCC J E VREF_ UX P9 IO_LP IO_LP VCC K Y7 UX T9 IO_L IO_L VCC L Y _VREF UX W IO_LP IO_LP VCC L F9 _SMP UX M9 IO_L IO_L VCC K F _SM UX P9 IO_LP IO_L7P VCC 7 _SMP UX T9 IO_L IO_L7 VCC M _SM UX V9 IO_L7P IO_LP VCC M F7 _SMP CC_ UX Y9 IO_L7 IO_L VCC M F _SM CC_ UX IO_LP IO_L9P VCCI _SMP CC_ T L IO_L IO_L9 VCCI B _SM CC_ T IO_L9P IO_L VCCI B _SM9P_ P_CC_ T R IO_L9 IO_L VCCI M B7 _SM9 CC_ T U IO_LP_ Y IO_L E VCCI M

33 BQV 系列 FPG Descriptio n P_CC_ T IO_L_ Y IO_L _CC_ E7 VCCI T P IO_LP_ G IO_L P_VR_ C VCCI T T IO_L_ H IO_L _VRP_ D VCCI T L IO_LP_ Y IO_L P_ E VCCI T IO_L_ W IO_L _ F VCCI T R IO_LP_ G IO_L P_ E VCCI T K IO_L_ F IO_L _VREF_ D VCCI T M IO_LP_ W IO_L P_ F VCCI T P IO_L_ VREF_ W IO_L _ F VCCI T T IO_LP_ G IO_L P_ D VCCI T J IO_L_ H IO_L _ C7 VCCI T L IO_LP_ V IO_L7 P_ C VCCI T U IO_L_ V7 IO_L7 _ D VCCI T H IO_L7P_ J IO_L P_ D9 VCCI T K IO_L7_ J IO_L _ C9 VCCI T T IO_LP_ CC_ U7 IO_L9 P_ B9 VCCI T V IO_L_ CC_ T IO_L9 _ 9 VCCI T J IO_L9P_ CC_ K MGTT XP_ H VCCI T L

34 BQV 系列 FPG Descriptio n IO_L9_ CC_ L MGT VTTTX_ H VCCI T IO_LP _CC_ K MGTT X_ J VCCI T R IO_L _CC_ K7 MGTR XP_ J VCCI T U IO_LP _CC_ U MGT VTTRX_ J VCCI T H7 IO_L _CC_ U MGTR X_ K VCCI T K7 IO_LP _VR_ K MGT VCCPLL_ M VCCI T M7 IO_L _VRP_ L7 MGTR X_ L VCCI T P7 IO_LP _ T MGTRE FCLK_ K VCCI T T7 IO_L _ R MGTR XP_ M VCCI T V7 IO_LP _ M7 MGTRE FCLKP_ K VCCI T J IO_L _VREF_ L MGTT X_ M VCCI T L IO_LP _ R MGT VTTTX_ VCCI T IO_L _ T7 MGTT XP_ VCCI T R IO_LP _ P MGT VTTRXC P VCCI T U IO_L _ MGTR REF_ P VCCI T W IO_L7P _ M C C M VCCI T K9 IO_L7 7 MGTT P VCCO_ F

35 BQV 系列 FPG Descriptio n _ XP_ IO_LP _ MGT VTTTX_ P VCCO_ J IO_L _ P MGTT X_ R VCCO_ B IO_L9P _ R MGTR XP_ R VCCO_ E IO_L9 _ R7 MGT VTTRX_ R VCCO_ IO_LP_ SMP_ P MGTR X_ T VCCO_ D 7 IO_L_ SM_ R MGT VCCPLL_ V VCCO_ D7 IO_LP_ SM7P_ P MGTR X_ U VCCO_ G IO_L_ SM7_ R MGTRE FCLK_ T VCCO_ B IO_LP_ SMP_ P MGTR XP_ V VCCO_ E IO_L_ SM_ P MGTRE FCLKP_ T VCCO_ J IO_LP_ SMP_ R MGTT X_ V VCCO_ M IO_L_ SM_ R MGT VTTTX_ W VCCO_ H IO_LP_ U MGTT XP_ W VCCO_ H IO_L_ VREF_ V MGTT XP_ B VCCO_ L IO_LP_ SMP_ U MGT VTTTX_ B VCCO_ P7

36 IO_L_ SM_ IO_LP_ SMP_ IO_L_ SM_ IO_L7P_ SMP_ IO_L7_ SM_ IO_LP_ CC_SMP_ IO_L_ CC_SM_ IO_L9P_ CC_SMP_ IO_L9_ CC_SM_ IO_LP _CC_ IO_L _CC_ IO_LP _CC_ IO_L _CC_ IO_LP _VR_ T T T U V W W W V Y Y W Y BQV 系列 FPG MGTT X_ MGTR XP_ MGT VTTRX_ MGTR X_ MGT VCCPLL_ MGTR X_ MGTRE FCLK_ MGTR XP_ MGTRE FCLKP_ MGTT X_ MGT VTTTX_ MGTT XP_ MGTT XP_ MGT VTTTX_ MGTT X_ C C C D F E D F D F 7 G 7 G 7 Y Y Descriptio n VCCO_ VCCO_ VCCO_ VCCO_ VCCO_ VCCO_ VCCO_ VCCO_ VCCO_ VCCO_ 7 VCCO_ 7 VCCO_ 7 VCCO_ VCCO_ W R V F B E D7 G C C B E IO_L VCCO_ C Y _VRP_ IO_LP MGTR MGT L D7

37 Descriptio n _ XP_ VCC_ MGT IO_L B MGT VTTRX VCC_ IO_LP _ IO_L _VREF_ otes: IO_LP _ IO_L _ IO_LP _ IO_L _ IO_L7P _ B B P R T MGTR X_ MGT VCCPLL_ MGTR X_ MGTRE FCLK_ MGTR XP_ MGTRE FCLKP_ B D C B D B MGT VCC_ MGT VCC_ MGT VCC_ MGT VCC_ MGT VCC_ MGT VCC_ FLOT. Do not connect a single-ended clock to the -side of the differential clock pair of pins, for example, IO_L_GC_.. Do not connect a single-ended clock to the -side of clock capable pins, for example, BQVSXT 为 BG 封装, 具体封装信息如下图 -, 管脚列表如表 - 所示 L U U E E C C BQV 系列 FPG

38 图 - 封装信息图 表 - BQVSXTBG 管脚信息表 DXP_ R IO_L7_ U MGTTX_ D DX_ R IO_LP_ U MGTVTTT X_ E VDD_ M IO_L_ V MGTTXP_ E VSS_ M IO_L9P_ V GD VP_ IO_L9_ W GD D V_ P IO_LP_ C GD E VREFP_ P IO_L_ C GD K VREF_ IO_LP_ B GD L VBTT_ J9 IO_L_ GD T BQV 系列 FPG

39 PROGRM_ B_ J IO_LP_ GD U HSWPE_ K IO_L_ GD B D_I_ J IO_LP_ B GD C DOE_ K IO_L_ C GD F CCLK_ J IO_LP_ B GD C IIT_B_ H IO_L_VR EF_ C7 GD F CS_B_ L IO_LP_ B7 GD J RDWR_B_ M IO_L_ 7 GD M RSVD() P IO_LP_ GD R RSVD() R IO_L_ 9 GD V TCK_ V IO_L7P_ B9 GD M_ T IO_L7_ C GD E M_ U IO_LP_CC _ GD C M_ W IO_L_CC _ B GD TMS_ W IO_L9P_CC _ C9 GD V TDI_ V IO_L9_CC _ D9 GD C D_OUT_BUS IO_LP_C U Y_ C_ D GD TDO_ V IO_L_C C_ D GD F IO_LP_9 IO_LP_C G _ C_ B GD T IO_L_ IO_L_C G _ C_ C GD F IO_LP_7 IO_LP_V H _ R_ D GD J7 IO_L_ IO_L_V G _ RP_ C GD W7 IO_LP D_ G7 IO_LP_ B GD B IO_L D_ F7 IO_L_ GD M BQV 系列 FPG

40 IO_LP D9_ IO_L D_ IO_LP D7_ IO_L_VR EF D _ IO_LP_9_ D_ IO_L D_ IO_LP_7_ D_ IO_L D_ IO_L7P D_ IO_L7 D_ IO_LP_CC D9_ IO_L_CC D_ IO_L9P_CC D7_ IO_L9_CC D_ IO_LP_CC_ RS_ IO_L_CC_ RS_ IO_LP_CC IO_L_CC IO_LP F IO_LP_ GD B F IO_L_V REF_ GD E9 F IO_LP_ B GD L9 G9 IO_L_ C GD 9 F IO_LP_ D GD R9 G IO_L_ C GD U9 H IO_L7P_ B GD Y9 H9 IO_L7_ GD E9 G IO_LP_ B GD H H IO_L_ C GD K G IO_L9P_ D GD M H IO_L9_ D GD P G IO_LP_ H7 GD T H9 IO_L_ G7 GD V W IO_LP_ F7 GD Y IO_L_ F GD L Y IO_LP_ F9 GD 9 IO_L_ G9 GD R IO_LP_ H GD U IO_L_ Y IO_L_ J GD BQV 系列 FPG

41 _ IO_LP IO_L IO_LP_FCS _B_ IO_L_VR EF_FOE_B_ MOSI_ IO_LP_FW E_B_ IO_L_CS O_B_ IO_LP_D7_ IO_L_D_ IO_L7P_D_ IO_L7_D_ IO_LP_D_ IO_L_D_ FS_ IO_L9P_D_ FS_ IO_L9_D_ FS_ IO_LP_CC_ GC_ IO_L_CC_ GC_ IO_LP_CC_ GC_ IO_L_CC_ GC_ IO_LP_GC_ VR_ IO_LP_ 9 GD F Y IO_L_VR EF_ GD D Y IO_LP_ E GD K IO_L_ E7 GD M 7 IO_LP_ B9 GD P Y7 IO_L_ C GD T IO_L7P_ E GD W IO_L7_ D GD D Y W Y W Y D E D E BQV 系列 FPG IO_LP_CC _ C9 GD G IO_L_CC _ D GD J IO_L9P_CC _ C7 GD L IO_L9_CC _ C GD IO_LP_C C_ 7 GD R IO_L_C C_ B7 GD U IO_LP_C C_ D9 GD H IO_L_C C_ D GD K IO_LP_V R_ B GD T IO_L_V GD V RP_ D IO_LP_ B GD Y

42 IO_L_GC_ VRP_ IO_LP_GC_ IO_L_GC_ IO_LP_GC_ IO_L_GC_ VREF_ IO_LP_GC_ IO_L_GC_ IO_LP_GC_ IO_L_GC_ IO_L7P_GC_ IO_L7_GC_ IO_LP_GC_ IO_L_GC_ IO_L9P_GC_ IO_L9_GC_ IO_LP_GC_ D_ IO_L_GC_ D_ IO_LP_GC_ D_ IO_L_GC_ D_ IO_LP_GC_ D_ D IO_L_ GD C E7 IO_LP_ GD J D IO_L_V REF_ GD L E IO_LP_ B GD U E IO_L_ GD W E IO_LP_ B GD C F9 IO_L_ B GD F IO_L7P_ B GD F E IO_L7_ C GD H E IO_LP_ D GD K E IO_L_ E GD M E IO_L9P_ C GD P F IO_L9_ D GD T F 7 IO_LP_7 C GD V G 7 IO_L_7 D GD F Y 7 IO_LP_7 D GD J7 7 IO_L_7 D GD L7 B 7 IO_LP_7 E GD 7 B 7 IO_L_7 E GD R7 B 7 IO_LP_7 F GD U7 BQV 系列 FPG

43 IO_L_GC_ D_ IO_LP_GC_ D9_ IO_L_GC_ D_ IO_LP_GC_ IO_L_GC_ VREF_ IO_LP_GC_ IO_L_GC_ IO_LP_GC_ IO_L_GC_ IO_L7P_GC_ VR_ IO_L7_GC_ VRP_ IO_LP_CC_ GC_ IO_L_CC_ GC_ IO_L9P_CC_ GC_ IO_L9_CC_ GC_ B 7 IO_L_7 F GD W7 C 7 IO_LP_7 F GD B B 7 IO_L_VR EF_7 E GD K B9 7 IO_LP_7 E GD M C9 7 IO_L_7 D GD P C 7 IO_LP_7 C GD T C 7 IO_L_7 C GD V C 7 IO_L7P_7 C GD B B7 7 IO_L7_7 B GD E9 B 7 IO_LP_CC _7 F GD L9 C 7 IO_L_CC _7 E GD 9 C7 7 IO_L9P_CC _7 F GD R9 B 7 IO_L9_CC _7 E GD U9 B 7 IO_LP_C C_7 D9 GD W9 C 7 IO_L_C C_7 D GD E9 IO_LP_ E 7 IO_LP_C C_7 C GD C IO_L_ E 7 IO_L_C C_7 D GD H IO_LP_ F 7 IO_LP_V R_7 F9 GD V IO_L_ G 7 IO_L_V RP_7 F GD IO_LP_ H 7 IO_LP_7 E GD L IO_L_ G 7 IO_L_7 D GD T BQV 系列 FPG

44 IO_LP_ F 7 IO_LP_7 E7 GD IO_L_ G 7 IO_L_V REF_7 F7 GD F IO_LP_ E 7 IO_LP_7 E GD D IO_L_VR EF_ E 7 IO_L_7 D GD P IO_LP_ F 7 IO_LP_7 D GD D IO_L_ F 7 IO_L_7 E GD G IO_LP_ G 7 IO_L7P_7 F GD U IO_L_ H 7 IO_L7_7 F GD K IO_L7P_ H 7 IO_LP_7 F GD Y IO_L7_ J 7 IO_L_7 E GD C IO_LP_CC_ J 7 IO_L9P_7 D GD IO_L_CC_ K 7 IO_L9_7 D GD C IO_L9P_CC_ K IO_LP_ F GD IO_L9_CC_ K IO_L_ E GD F IO_LP_CC _SMP_ L IO_LP_ V GD L IO_L_CC _SM_ L IO_L_ V9 GD T IO_LP_CC _SMP_ M IO_LP_ E GD IO_L_CC _SM_ IO_L_ D GD F IO_LP_VR _ H IO_LP_ W9 VCCUX U IO_L_VR P_ J IO_L_ W VCCUX K9 IO_LP_ J IO_LP_ D VCCUX M9 IO_L_ J IO_L_VR EF_ E VCCUX P9 IO_LP_ K IO_LP_ Y7 VCCUX T9 IO_L_VR EF_ L IO_L_ Y VCCUX W BQV 系列 FPG

45 IO_LP_SM P_ IO_L_S M_ IO_LP_SM P_ IO_L_S M_ IO_L7P_SM P_ IO_L7_S M_ IO_LP_SM P_ IO_L_S M_ IO_L9P_SM 9P_ IO_L9_S M9_ L IO_LP_ F9 VCCUX M9 K IO_L_ F VCCUX P9 IO_L7P_ 7 VCCUX T9 M IO_L7_ VCCUX V9 M IO_LP_CC _ F7 VCCUX Y9 M IO_L_CC _ F VCCUX IO_L9P_CC _ VCCIT L IO_L9_CC _ B VCCIT IO_LP_C C_ B VCCIT R M IO_L_C C_ B7 VCCIT U IO_LP_ Y IO_LP_C C_ E VCCIT M IO_L_ Y IO_L_C C_ E7 VCCIT P IO_LP_ G IO_LP_V R_ C VCCIT T IO_L_ H IO_L_V RP_ D VCCIT L IO_LP_ Y IO_LP_ E VCCIT IO_L_ W IO_L_ F VCCIT R IO_LP_ G IO_LP_ E VCCIT K IO_L_ F IO_L_V REF_ D VCCIT M IO_LP_ W IO_LP_ F VCCIT P IO_L_VR EF_ W IO_L_ F VCCIT T IO_LP_ G IO_LP_ D VCCIT J IO_L_ H IO_L_ C7 VCCIT L IO_LP_ V IO_L7P_ C VCCIT U BQV 系列 FPG

46 IO_L_ V7 IO_L7_ D VCCIT H IO_L7P_ J IO_LP_ D9 VCCIT K IO_L7_ J IO_L_ C9 VCCIT T IO_LP_CC_ U7 IO_L9P_ B9 VCCIT V IO_L_CC_ T IO_L9_ 9 VCCIT J IO_L9P_CC_ MGTTXP_ K H VCCIT L IO_L9_CC_ MGTVTT L TX_ H VCCIT IO_LP_CC MGTTX_ K _ J VCCIT R IO_L_CC MGTRXP_ K7 _ J VCCIT U IO_LP_CC MGTVTT U _ RX_ J VCCIT H7 IO_L_CC MGTRX_ U _ K VCCIT K7 IO_LP_VR MGTVCC K _ PLL_ M VCCIT M7 IO_L_VR MGTRX_ L7 P_ L VCCIT P7 IO_LP_ T MGTREFCL K_ K VCCIT T7 IO_L_ R MGTRXP_ M VCCIT V7 IO_LP_ M7 MGTREFCL KP_ K VCCIT J IO_L_VR MGTTX_ L EF_ M VCCIT L IO_LP_ R MGTVTT TX_ VCCIT IO_L_ T7 MGTTXP_ VCCIT R IO_LP_ P MGTVTT RXC P VCCIT U IO_L_ MGTRREF_ P VCCIT W BQV 系列 FPG

47 IO_L7P_ M C C M VCCIT K9 IO_L7_ 7 MGTTXP_ P VCCO_ F IO_LP_ MGTVTT TX_ P VCCO_ J IO_L_ P MGTTX_ R VCCO_ B IO_L9P_ R MGTRXP_ R VCCO_ E IO_L9_ R7 MGTVTT RX_ R VCCO_ IO_LP_SM MGTRX_ P P_ T VCCO_ D7 IO_L_SM MGTVCC R _ PLL_ V VCCO_ D7 IO_LP_SM7 MGTRX_ P P_ U VCCO_ G IO_L_SM MGTREFCL R 7_ K_ T VCCO_ B IO_LP_SM MGTRXP_ P P_ V VCCO_ E IO_L_SM MGTREFCL P _ KP_ T VCCO_ J IO_LP_SM MGTTX_ R P_ V VCCO_ M IO_L_SM MGTVTT R W VCCO_ H _ TX_ IO_LP_ U MGTTXP_ W VCCO_ H IO_L_VR MGTTXP_ V EF_ B VCCO_ L IO_LP_SM MGTVTT U P_ TX_ B VCCO_ P7 IO_L_SM MGTTX_ T _ C VCCO_ W IO_LP_SM MGTRXP_ T P_ C VCCO_ R IO_L_SM MGTVTT T _ RX_ C VCCO_ V BQV 系列 FPG

48 IO_L7P_SM P_ IO_L7_SM _ IO_LP_CC_ SMP_ IO_L_CC_ SM_ IO_L9P_CC_ SMP_ IO_L9_CC_ SM_ IO_LP_CC _ IO_L_CC _ IO_LP_CC _ IO_L_CC _ IO_LP_VR _ IO_L_VR P_ U V W W W V Y Y W Y Y IO_LP_ IO_L_ B IO_LP_ B IO_L_VR EF_ IO_LP_ B IO_L_ IO_LP_ P IO_L_ R MGTRX_ MGTVCC PLL_ MGTRX_ MGTREFCL K_ MGTRXP_ MGTREFCL KP_ MGTTX_ MGTVTT TX_ MGTTXP_ MGTTXP_ MGTVTT TX_ MGTTX_ MGTRXP_ MGTVTT RX_ MGTRX_ MGTVCC PLL_ MGTRX_ MGTREFCL K_ MGTRXP_ MGTREFCL KP_ D VCCO_ F F VCCO_ B E VCCO_ E D VCCO_ D7 F VCCO_ G D VCCO_ C F 7 VCCO_7 C G 7 VCCO_7 B G 7 VCCO_7 E Y VCCO_ Y VCCO_ D7 VCCO_ C MGTVCC_ L MGTVCC_ L B MGTVCC_ U D MGTVCC_ U C MGTVCC_ E B MGTVCC_ E D MGTVCC_ C B MGTVCC_ C BQV 系列 FPG

49 IO_L7P_ T FLOT otes:. Do not connect a single-ended clock to the -side of the differential clock pair of pins, for example, IO_L_GC_.. Do not connect a single-ended clock to the -side of clock capable pins, for example, IO_L_CC_.. RSVD pins must be tied to GD (logic ). BQVSX9T 为 BG 封装, 具体封装信息如下图 -, 管脚列表如表 - 所示 图 - 封装信息图 表 - BQVSX9TBG 管脚信息表 管脚描述 引出端序号 DXP_ W DX_ W7 VDD_ T VSS_ T7 VP_ U BQV 系列 FPG

50 V_ V7 VREFP_ V VREF_ U7 VBTT_ L PROGRM_B_ M HSWPE_ M D_I_ P DOE_ M CCLK_ IIT_B_ CS_B_ RDWR_B_ RSVD () B RSVD () C TCK_ B M_ D M_ D M_ C TMS_ C TDI_ C D_OUT_BUSY_ D TDO_ D IO_LP_9_ L IO_L L IO_LP_7_ L IO_L L IO_LP D_ J IO_L D_ K IO_LP D9_ K IO_L D_ J IO_LP D7_ G IO_L_VREF D_ H IO_LP_9_D_ L IO_L D_ K IO_LP_7_D_ K IO_L D_ K IO_L7P D_ J IO_L7 D_ H IO_LP_CC D9_ G IO_L_CC D_ () H IO_L9P_CC D7_ K IO_L9_CC D_ () K BQV 系列 FPG

51 IO_LP_CC_RS_ E IO_L_CC_RS_ () E IO_LP_CC F IO_L_CC () G IO_LP F IO_L G IO_LP E IO_L E IO_LP_FCS_B_ E IO_L_VREF_FOE_B_MOSI_ F IO_LP_FWE_B_ F IO_L_CSO_B_ F IO_LP_D7_ F IO_L_D_ E IO_L7P_D_ E IO_L7_D_ D IO_LP_D_ F IO_L_D_FS_ E7 IO_L9P_D_FS_ E9 IO_L9_D_FS_ D9 IO_LP_CC_GC_ H7 IO_L_CC_GC_ ()() H IO_LP_CC_GC_ K7 IO_L_CC_GC_ ()() L IO_LP_GC_VR_ G IO_L_GC_VRP_ () G IO_LP_GC_ K IO_L_GC_ () J9 IO_LP_GC_ J IO_L_GC_VREF_ () J7 IO_LP_GC_ L9 IO_L_GC_ () K9 IO_LP_GC_ H IO_L_GC_ () H IO_L7P_GC_ J IO_L7_GC_ () J IO_LP_GC_ J IO_L_GC_ () H IO_L9P_GC_ H9 IO_L9_GC_ () H IO_LP_GC_D_ G IO_L_GC_D_ () H BQV 系列 FPG

52 IO_LP_GC_D_ H IO_L_GC_D_ () G IO_LP_GC_D_ H IO_L_GC_D_ () H9 IO_LP_GC_D9_ H IO_L_GC_D_ () H IO_LP_GC_ G IO_L_GC_VREF_ () G IO_LP_GC_ H IO_L_GC_ () G IO_LP_GC_ G IO_L_GC_ () F9 IO_L7P_GC_VR_ H7 IO_L7_GC_VRP_ () G IO_LP_CC_GC_ F IO_L_CC_GC_ ()() E IO_L9P_CC_GC_ H IO_L9_CC_GC_ ()() G7 IO_LP_ B IO_L_ B IO_LP_ IO_L_ IO_LP_ B7 IO_L_ IO_LP_ C IO_L_ C IO_LP_ E9 IO_L_VREF_ F9 IO_LP_ C7 IO_L_ D7 IO_LP_ E IO_L_ D IO_L7P_ D IO_L7_ D IO_LP_CC_ G IO_L_CC_ () F IO_L9P_CC_ D IO_L9_CC_ () E IO_LP_CC_ E7 IO_L_CC_ () E IO_LP_CC_ F IO_L_CC_ () G BQV 系列 FPG

53 IO_LP_VR_ E IO_L_VRP_ D9 IO_LP_ D IO_L_ D IO_LP_ F IO_L_VREF_ G IO_LP_ E IO_L_ F IO_LP_ G7 IO_L_ F IO_L7P_ D IO_L7_ E IO_LP_ F IO_L_ F IO_L9P_ F IO_L9_ E IO_LP_ H IO_L_ J IO_LP_ K IO_L_ J IO_LP_ H IO_L_ J IO_LP_ L IO_L_ K IO_LP_ K IO_L_VREF_ L IO_LP_ J IO_L_ K IO_LP_ K IO_L_ K IO_L7P_ L IO_L7_ L IO_LP_CC_ J IO_L_CC_ () J IO_L9P_CC_ J IO_L9_CC_ () J IO_LP_CC_ K IO_L_CC_ () L IO_LP_CC_ L IO_L_CC_ () K IO_LP_VR_ K7 IO_L_VRP_ J7 BQV 系列 FPG

54 IO_LP_ L9 IO_L_ L IO_LP_ K IO_L_VREF_ L IO_LP_ J9 IO_L_ K9 IO_LP_ M IO_L_ M IO_L7P_ P IO_L7_ P7 IO_LP_ IO_L_ P IO_L9P_ M7 IO_L9_ 7 IO_LP_ B IO_L_ IO_LP_ B IO_L_ C IO_LP_ C IO_L_ D IO_LP_ C IO_L_ D IO_LP_ G IO_L_VREF_ H IO_LP_ F IO_L_ E IO_LP_ E IO_L_ E IO_L7P_ G IO_L7_ F IO_LP_CC_ J IO_L_CC_ () H IO_L9P_CC_ H IO_L9_CC_ () J IO_LP_CC_SMP_ L IO_L_CC_SM_ () K IO_LP_CC_SMP_ K IO_L_CC_SM_ () K IO_LP_VR_ IO_L_VRP_ M IO_LP_ L IO_L_ M BQV 系列 FPG

55 IO_LP_ P IO_L_VREF_ IO_LP_SMP_ P IO_L_SM_ IO_LP_SMP_ T IO_L_SM_ R IO_L7P_SMP_ R IO_L7_SM_ R IO_LP_SMP_ U IO_L_SM_ T IO_L9P_SM9P_ U IO_L9_SM9_ U IO_LP_ M IO_L_ M IO_LP_ IO_L_ 7 IO_LP_ M7 IO_L_ L IO_LP_ IO_L_ P IO_LP_ L IO_L_VREF_ L IO_LP_ P7 IO_L_ P IO_LP_ K7 IO_L_ K IO_L7P_ R IO_L7_ T IO_LP_CC_ J IO_L_CC_ () J IO_L9P_CC_ R7 IO_L9_CC_ () R IO_LP_CC_ T IO_L_CC_ () U7 IO_LP_CC_ H7 IO_L_CC_ () J7 IO_LP_VR_ R9 IO_L_VRP_ P9 IO_LP_ H IO_L_ G IO_LP_ R IO_L_VREF_ P BQV 系列 FPG

56 IO_LP_ F IO_L_ F IO_LP_ T IO_L_ T IO_L7P_ G IO_L7_ G7 IO_LP_ T9 IO_L_ U IO_L9P_ E IO_L9_ E7 IO_LP_SMP_ V IO_L_SM_ V IO_LP_SM7P_ W IO_L_SM7_ V IO_LP_SMP_ Y IO_L_SM_ IO_LP_SMP_ IO_L_SM_ Y IO_LP_ Y IO_L_VREF_ W IO_LP_SMP_ C IO_L_SM_ D IO_LP_SMP_ C IO_L_SM_ B IO_L7P_SMP_ C IO_L7_SM_ B IO_LP_CC_SMP_ F IO_L_CC_SM_ () E IO_L9P_CC_SMP_ F IO_L9_CC_SM_ () E IO_LP_CC_ H IO_L_CC_ () J IO_LP_CC_ D IO_L_CC_ () E IO_LP_VR_ G IO_L_VRP_ H IO_LP_ K IO_L_ K IO_LP_ G IO_L_VREF_ H IO_LP_ J IO_L_ K BQV 系列 FPG

57 IO_LP_ L IO_L_ L IO_L7P_ M IO_L7_ M IO_LP_ IO_L_ IO_L9P_ IO_L9_ P IO_LP_ E9 IO_L_ F9 IO_LP_ G IO_L_ F IO_LP_ H9 IO_L_ J9 IO_LP_ F IO_L_ E IO_LP_ L9 IO_L_VREF_ K9 IO_LP_ H IO_L_ G IO_LP_ J IO_L_ J IO_L7P_ L IO_L7_ M IO_LP_CC_ 9 IO_L_CC_ () P9 IO_L9P_CC_ K IO_L9_CC_ () L IO_LP_CC_ P IO_L_CC_ () P IO_LP_CC_ M IO_L_CC_ () IO_LP_VR_ R IO_L_VRP_ R9 IO_LP_ T IO_L_ R IO_LP_ U IO_L_VREF_ T IO_LP_ T IO_L_ T9 IO_LP_ U7 IO_L_ U BQV 系列 FPG

58 IO_L7P_ R IO_L7_ R7 IO_LP_ U IO_L_ T IO_L9P_ U IO_L9_ T 7 IO_LP_7 W 7 IO_L_7 V 7 IO_LP_7 Y 7 IO_L_7 W 7 IO_LP_7 V 7 IO_L_7 W 7 IO_LP_7 Y7 7 IO_L_7 W7 7 IO_LP_7 V 7 IO_L_VREF_7 W 7 IO_LP_7 V 7 IO_L_7 V7 7 IO_LP_7 W 7 IO_L_7 Y 7 IO_L7P_7 W9 7 IO_L7_7 V9 7 IO_LP_CC_7 Y 7 IO_L_CC_7 () Y9 7 IO_L9P_CC_7 B 7 IO_L9_CC_7 () 7 IO_LP_CC_7 B 7 IO_L_CC_7 () C 7 IO_LP_CC_7 9 7 IO_L_CC_7 () 7 IO_LP_VR_7 D 7 IO_L_VRP_7 E 7 IO_LP_7 D 7 IO_L_7 C9 7 IO_LP_7 F 7 IO_L_VREF_7 G 7 IO_LP_7 E9 7 IO_L_7 D9 7 IO_LP_7 J 7 IO_L_7 K 7 IO_L7P_7 F9 7 IO_L7_7 F BQV 系列 FPG

59 7 IO_LP_7 J 7 IO_L_7 H 7 IO_L9P_7 H9 7 IO_L9_7 G IO_LP_ C IO_L_ C IO_LP_ B IO_L_ B7 IO_LP_ IO_L_ B IO_LP_ C7 IO_L_ D7 IO_LP_ Y IO_L_VREF_ Y9 IO_LP_ D IO_L_ D IO_LP_ IO_L_ Y7 IO_L7P_ D IO_L7_ E IO_LP_CC_ W IO_L_CC_ () Y IO_L9P_CC_ E7 IO_L9_CC_ () F IO_LP_CC_ G IO_L_CC_ () F IO_LP_CC_ W7 IO_L_CC_ () V7 IO_LP_VR_ H IO_L_VRP_ G IO_LP_ Y IO_L_ W IO_LP_ H7 IO_L_VREF_ G7 IO_LP_ W IO_L_ W9 IO_LP_ J7 IO_L_ J IO_L7P_ V IO_L7_ U IO_LP_ K7 IO_L_ K BQV 系列 FPG

60 IO_L9P_ V IO_L9_ V9 9 IO_LP_9 K 9 IO_L_9 L 9 IO_LP_9 L 9 IO_L_9 L 9 IO_LP_9 J 9 IO_L_9 J 9 IO_LP_9 M 9 IO_L_9 M 9 IO_LP_9 J7 9 IO_L_VREF_9 J 9 IO_LP_9 G 9 IO_L_9 G 9 IO_LP_9 H 9 IO_L_9 H 9 IO_L7P_9 F 9 IO_L7_9 F 9 IO_LP_CC_9 G7 9 IO_L_CC_9 () H7 9 IO_L9P_CC_9 H 9 IO_L9_CC_9 () G 9 IO_LP_CC_9 E 9 IO_L_CC_9 () F 9 IO_LP_CC_9 E 9 IO_L_CC_9 () E7 9 IO_LP_VR_9 7 9 IO_L_VRP_9 M7 9 IO_LP_9 K 9 IO_L_9 L 9 IO_LP_9 K7 9 IO_L_VREF_9 K 9 IO_LP_9 M 9 IO_L_9 9 IO_LP_9 P 9 IO_L_9 P7 9 IO_L7P_9 9 IO_L7_9 P 9 IO_LP_9 P 9 IO_L_9 9 IO_L9P_9 R 9 IO_L9_9 T BQV 系列 FPG

61 IO_LP_ E9 IO_L_ E IO_LP_ F9 IO_L_ F IO_LP_ F IO_L_ G IO_LP_ G IO_L_ H IO_LP_ D IO_L_VREF_ D IO_LP_ K IO_L_ J IO_LP_ D IO_L_ C IO_L7P_ H IO_L7_ H9 IO_LP_CC_ IO_L_CC_ () B IO_L9P_CC_ J IO_L9_CC_ () J9 IO_LP_CC_ K IO_L_CC_ () K9 IO_LP_CC_ B IO_L_CC_ () C IO_LP_VR_ L IO_L_VRP_ L IO_LP_ G IO_L_ G IO_LP_ M IO_L_VREF_ L IO_LP_ F IO_L_ E IO_LP_ M IO_L_ L9 IO_L7P_ E IO_L7_ E IO_LP_ IO_L_ 9 IO_L9P_ F IO_L9_ G IO_LP_ IO_L_ BQV 系列 FPG

62 IO_LP_ B7 IO_L_ C7 IO_LP_ Y IO_L_ IO_LP_ B IO_L_ B IO_LP_ C IO_L_VREF_ D7 IO_LP_ B IO_L_ IO_LP_ G IO_L_ H IO_L7P_ E IO_L7_ F IO_LP_CC_ K IO_L_CC_ () J7 IO_L9P_CC_ K9 IO_L9_CC_ () J9 IO_LP_CC_ K IO_L_CC_ () K7 IO_LP_CC_ H7 IO_L_CC_ () J IO_LP_VR_ J IO_L_VRP_ H IO_LP_ F IO_L_ G IO_LP_ G7 IO_L_VREF_ G IO_LP_ F IO_L_ F IO_LP_ E7 IO_L_ E IO_L7P_ C IO_L7_ C IO_LP_ D IO_L_ D IO_L9P_ D IO_L9_ E IO_LP_ IO_L_ P IO_LP_ B IO_L_ BQV 系列 FPG

63 IO_LP_ IO_L_ M IO_LP_ IO_L_ 9 IO_LP_ P IO_L_VREF_ IO_LP_ C IO_L_ B IO_LP_ M IO_L_ M IO_L7P_ C IO_L7_ C9 IO_LP_CC_ L IO_L_CC_ () L IO_L9P_CC_ E IO_L9_CC_ () D9 IO_LP_CC_ D IO_L_CC_ () D IO_LP_CC_ K IO_L_CC_ () J IO_LP_VR_ F IO_L_VRP_ E9 IO_LP_ K IO_L_ K9 IO_LP_ F9 IO_L_VREF_ F IO_LP_ J9 IO_L_ J IO_LP_ F IO_L_ E IO_L7P_ H9 IO_L7_ H IO_LP_ G IO_L_ H IO_L9P_ G IO_L9_ G IO_LP_ C IO_L_ B IO_LP_ B IO_L_ IO_LP_ C9 IO_L_ C BQV 系列 FPG

64 IO_LP_ C IO_L_ B IO_LP_ B IO_L_VREF_ IO_LP_ C IO_L_ B IO_LP_ 9 IO_L_ IO_L7P_ IO_L7_ IO_LP_CC_ C IO_L_CC_ () D IO_L9P_CC_ B IO_L9_CC_ () IO_LP_CC_ B7 IO_L_CC_ () IO_LP_CC_ B IO_L_CC_ () C IO_LP_VR_ C9 IO_L_VRP_ B IO_LP_ D IO_L_ C7 IO_LP_ 9 IO_L_VREF_ IO_LP_ C IO_L_ D7 IO_LP_ B IO_L_ IO_L7P_ C IO_L7_ D9 IO_LP_ D IO_L_ D IO_L9P_ IO_L9_ B IO_LP_ L9 IO_L_ L IO_LP_ M IO_L_ L IO_LP_ IO_L_ M IO_LP_ P IO_L_ P BQV 系列 FPG

65 IO_LP_ M7 IO_L_VREF_ L IO_LP_ P9 IO_L_ 9 IO_LP_ P7 IO_L_ 7 IO_L7P_ IO_L7_ M IO_LP_CC_ IO_L_CC_ () M IO_L9P_CC_ M IO_L9_CC_ () L IO_LP_CC_ P IO_L_CC_ () P IO_LP_CC_ L IO_L_CC_ () L IO_LP_VR_ IO_L_VRP_ P IO_LP_ M IO_L_ M IO_LP_ IO_L_VREF_ M IO_LP_ IO_L_ P IO_LP_ IO_L_ M IO_L7P_ IO_L7_ M IO_LP_ P IO_L_ P IO_L9P_ 9 IO_L9_ P9 MGTTXP_ M MGTVTTTX_ M MGTTX_ MGTRXP_ MGTVTTRX_ MGTRX_ P MGTVCCPLL_ T MGTRX_ R MGTREFCLK_ P MGTRXP_ T BQV 系列 FPG

66 MGTREFCLKP_ P MGTTX_ T MGTVTTTX_ U MGTTXP_ U MGTVTTRXC V MGTRREF_ V MGTTXP_ V MGTVTTTX_ C MGTTX_ W MGTRXP_ W MGTVTTRX_ W MGTRX_ Y MGTVCCPLL_ B MGTRX_ MGTREFCLK_ Y MGTRXP_ B MGTREFCLKP_ Y MGTTX_ B MGTVTTTX_ V MGTTXP_ C MGTTXP_ F MGTVTTTX_ F MGTTX_ G MGTRXP_ G MGTVTTRX_ G MGTRX_ H MGTVCCPLL_ K MGTRX_ J MGTREFCLK_ H MGTRXP_ K MGTREFCLKP_ H MGTTX_ K MGTVTTTX_ L MGTTXP_ L MGTTXP_ D MGTVTTTX_ D MGTTX_ E MGTRXP_ E MGTVTTRX_ E MGTRX_ F MGTVCCPLL_ H MGTRX_ G BQV 系列 FPG

67 MGTREFCLK_ F MGTRXP_ H MGTREFCLKP_ F MGTTX_ H MGTVTTTX_ J MGTTXP_ J MGTTXP_ B MGTVTTTX_ C MGTTX_ B MGTRXP_ MGTVTTRX_ C MGTRX_ MGTVCCPLL_ D MGTRX_ C MGTREFCLK_ D MGTRXP_ D MGTREFCLKP_ E MGTTX_ D MGTVTTTX_ E MGTTXP_ E MGTTXP_ K MGTVTTTX_ K MGTTX_ L MGTRXP_ L MGTVTTRX_ L MGTRX_ M MGTVCCPLL_ M MGTRX_ P MGTREFCLK_ L MGTRXP_ P MGTREFCLKP_ L MGTTX_ MGTVTTTX_ M MGTTXP_ MGTTXP_ B MGTVTTTX_ C MGTTX_ B9 MGTRXP_ 9 MGTVTTRX_ C9 MGTRX_ MGTVCCPLL_ C MGTRX_ 7 BQV 系列 FPG

68 MGTREFCLK_ C MGTRXP_ MGTREFCLKP_ D MGTTX_ B MGTVTTTX_ C MGTTXP_ B MGTTXP_ MGTVTTTX_ M MGTTX_ MGTRXP_ P MGTVTTRX_ M MGTRX_ P7 MGTVCCPLL_ M9 MGTRX_ P MGTREFCLK_ M7 MGTRXP_ P9 MGTREFCLKP_ L7 MGTTX_ 9 MGTVTTTX_ M MGTTXP_ GD B GD GD B GD C GD H GD J GD P GD R GD Y GD GD F GD G GD M GD GD G GD K GD M GD GD T GD W GD B GD E BQV 系列 FPG

69 GD H GD K GD E GD K GD R GD T GD W GD Y GD E GD J GD D GD H GD U GD V GD H GD L GD B7 GD F7 GD L7 GD 7 GD 7 GD B GD P GD D GD GD D9 GD G9 GD U9 GD G9 GD L9 GD K GD R GD Y GD E GD K GD GD B GD C GD GD U GD GD C BQV 系列 FPG

70 GD GD P GD GD F GD M GD P GD T GD V GD Y GD B GD D GD F GD J GD L GD GD R GD U GD W GD GD C GD J GD P GD B GD M GD P GD T GD V GD Y GD B GD M GD E GD K GD R GD U GD W GD GD E GD H GD M GD P GD T GD V BQV 系列 FPG

71 GD Y GD B GD D GD H GD 7 GD L7 GD 7 GD R7 GD 7 GD C7 GD F7 GD L7 GD D GD J GD M GD P GD Y GD B GD D GD P GD G9 GD 9 GD R9 GD U9 GD W9 GD 9 GD C9 GD G9 GD K GD M GD P GD T GD V GD Y GD B GD E GD K GD C GD H GD GD R GD U BQV 系列 FPG

72 GD W GD GD C GD GD GD F GD L GD P GD T GD V GD Y GD B GD F GD J GD R GD U GD W GD GD J GD P GD B GD M GD B GD G GD M GD E GD K GD R GD Y GD E GD H GD GD V GD C GD H GD 7 GD L7 GD 7 GD F7 GD L7 GD D GD P BQV 系列 FPG

73 GD D GD P GD B9 GD G9 GD U9 GD G9 GD K GD Y GD K GD C GD GD C GD GD GD F GD T GD F GD D GD J GD W GD J GD P GD B GD G GD M GD U GD B GD G GD M VCCUX M VCCUX P VCCUX V VCCUX B VCCUX L VCCUX C VCCUX M VCCUX P VCCUX T VCCUX V VCCUX Y VCCUX U VCCIT BQV 系列 FPG

74 VCCIT R VCCIT U VCCIT W VCCIT VCCIT M VCCIT P VCCIT T VCCIT V VCCIT Y VCCIT B VCCIT D VCCIT R VCCIT U VCCIT W VCCIT VCCIT T VCCIT V VCCIT Y VCCIT VCCIT R VCCIT U VCCIT W VCCIT VCCIT C VCCIT M7 VCCIT P7 VCCIT Y7 VCCIT B7 VCCIT D7 VCCIT VCCIT R VCCIT VCCIT C VCCIT M9 VCCIT P9 VCCIT T9 VCCIT V9 VCCIT Y9 VCCIT B9 VCCIT VCCIT R VCCIT U BQV 系列 FPG

75 VCCIT W VCCIT VCCIT C VCCIT P VCCIT T VCCIT V VCCIT Y VCCIT B VCCIT R VCCIT U VCCIT W VCCO_ VCCO_ D VCCO_ D VCCO_ G VCCO_ M9 VCCO_ H VCCO_ E VCCO_ D VCCO_ L VCCO_ G VCCO_ C VCCO_ F7 VCCO_ B9 VCCO_ K VCCO_ VCCO_ J VCCO_ T7 VCCO_ R VCCO_ V VCCO_ VCCO_ T7 VCCO_ M9 VCCO_ W VCCO_ B9 VCCO_ VCCO_ M9 VCCO_ L VCCO_ P 7 VCCO_7 E 7 VCCO_7 H 7 VCCO_7 D BQV 系列 FPG

76 VCCO_ C VCCO_ W VCCO_ B9 9 VCCO_9 J 9 VCCO_9 E 9 VCCO_9 H VCCO_ J VCCO_ E VCCO_ H VCCO_ J VCCO_ M9 VCCO_ L VCCO_ F7 VCCO_ J VCCO_ H VCCO_ G VCCO_ C VCCO_ F7 VCCO_ L VCCO_ K VCCO_ MGTVCC_ R MGTVCC_ R MGTVCC_ MGTVCC_ MGTVCC_ J MGTVCC_ J MGTVCC_ G MGTVCC_ G MGTVCC_ D MGTVCC_ F MGTVCC_ J MGTVCC_ K MGTVCC_ C7 MGTVCC_ D7 MGTVCC_ L MGTVCC_ M FLOT U otes:. Do not connect a single-ended clock to the -side of the differential clock pair of pins, for example, IO_L_GC_.. Do not connect a single-ended clock to the -side of clock capable pins, for example, BQV 系列 FPG

77 IO_L_CC_.. RSVD pins must be tied to GD (logic ). BQVLXT 为 CCG 封装, 具体封装信息如下图 -, 管脚列表如表 - 所示 图 - 封装信息图 表 - BQVLXTBG 管脚信息表 Ba nk B ank Ba nk DXP_ W 7 IO_LP _7 J MGTRXP_ 9 DX_ W7 7 IO_L _7 K MGTVTTR X_ C9 VDD_ T 7 IO_L7P _7 F9 MGTRX_ VSS_ T7 7 IO_L7 _7 F MGTVCCP LL_ C BQV 系列 FPG

78 Ba nk B ank Ba nk VP_ U 7 IO_LP _7 J MGTRX_ 7 V_ V7 7 IO_L _7 H MGTREFCL K_ C VREFP_ V 7 IO_L9P _7 H9 MGTRXP_ VREF_ U7 7 IO_L9 _7 G MGTREFCL KP_ D VBTT_ L IO_LP_ C MGTTX_ B PROGRM _B_ M IO_L_ C MGTVTTT X_ C HSWPE _ M IO_LP_ B MGTTXP_ B D_I_ P IO_L_ B7 MGTTXP_ DOE_ M IO_LP_ MGTVTTT X_ M CCLK_ IO_L_ B MGTTX_ IIT_B_ IO_LP_ C7 MGTRXP_ P CS_B_ IO_L_ D7 MGTVTTR X_ M RDWR_B_ IO_LP_ Y MGTRX_ P7 RSVD() B IO_L_ VREF_ Y9 MGTVCCP LL_ M9 RSVD() C IO_LP_ D MGTRX_ P TCK_ B IO_L_ D MGTREFCL K_ M7 M_ D IO_LP_ MGTRXP_ P9 M_ D IO_L_ Y7 MGTREFCL KP_ L7 M_ C IO_L7P_ D MGTTX_ 9 BQV 系列 FPG

79 Ba nk B ank Ba nk TMS_ C IO_L7_ E MGTVTTT X_ M TDI_ C IO_LP_ CC_ W MGTTXP_ D_OUT_B USY_ D IO_L_ CC_ Y GD B TDO_ D IO_L9P_ CC_ E7 GD IO_LP_ 9_ L IO_L9_ CC_ F GD B IO_L L IO_LP _CC_ G GD C IO_LP_ 7_ L IO_L _CC_ F GD H IO_L L IO_LP _CC_ W7 GD J IO_LP D_ J IO_L _CC_ V7 GD P IO_L D_ K IO_LP _VR_ H GD R IO_LP D9_ K IO_L _VRP_ G GD Y IO_L D_ J IO_LP _ Y GD IO_LP D7_ G IO_L _ W GD F IO_L_ VREF D _ H IO_LP _ H7 GD G IO_LP_ 9_D_ L IO_L _VREF_ G7 GD M IO_L D_ K IO_LP _ W GD IO_LP_ 7_D_ K IO_L _ W9 GD G IO_L D_ K IO_LP _ J7 GD K IO_L7P D_ J IO_L _ J GD M BQV 系列 FPG

80 Ba nk B ank Ba nk IO_L7 D_ H IO_L7P _ V GD IO_LP_ CC D9_ G IO_L7 _ U GD T IO_L_ CC D_ H IO_LP _ K7 GD W IO_L9P_ CC D7_ K IO_L _ K GD B IO_L9_ CC D_ K IO_L9P _ V GD E IO_LP_ CC_RS_ E IO_L9 _ V9 GD H IO_L_ CC_RS_ E 9 IO_LP_ 9 K GD K IO_LP_ CC F 9 IO_L_ 9 L GD E IO_L_ CC G 9 IO_LP_ 9 L GD K IO_LP F 9 IO_L_ 9 L GD R IO_L G 9 IO_LP_ 9 J GD T IO_LP E 9 IO_L_ 9 J GD W IO_L E 9 IO_LP_ 9 M GD Y IO_LP_ FCS_B_ E 9 IO_L_ 9 M GD E IO_L_ VREF_FOE_B _MOSI_ F 9 IO_LP_ 9 J7 GD J IO_LP_ FWE_B_ F 9 IO_L_ VREF_9 J GD D IO_L_ CSO_B_ F 9 IO_LP_ 9 G GD H BQV 系列 FPG

81 Ba nk B ank Ba nk IO_LP_ D7_ F 9 IO_L_ 9 G GD U IO_L_ D_ E 9 IO_LP_ 9 H GD V IO_L7P_ D_ E 9 IO_L_ 9 H GD H IO_L7_ D_ D 9 IO_L7P_ 9 F GD L IO_LP_ D_ F 9 IO_L7_ 9 F GD B7 IO_L_ D_FS_ E7 9 IO_LP_ CC_9 G7 GD F7 IO_L9P_ D_FS_ E9 9 IO_L_ CC_9 H7 GD L7 IO_L9_ D_FS_ D9 9 IO_L9P_ CC_9 H GD 7 IO_LP_ CC_GC_ H7 9 IO_L9_ CC_9 G GD 7 IO_L_ CC_GC_ H 9 IO_LP _CC_9 E GD B IO_LP_ CC_GC_ K7 9 IO_L _CC_9 F GD P IO_L_ CC_GC_ L 9 IO_LP _CC_9 E GD D IO_LP_ GC_VR_ G 9 IO_L _CC_9 E7 GD IO_L_ GC_VRP_ G 9 IO_LP _VR_9 7 GD D9 IO_LP_ GC_ K 9 IO_L _VRP_9 M7 GD G9 IO_L_ GC_ J9 9 IO_LP _9 K GD U9 IO_LP_ GC_ J 9 IO_L _9 L GD G9 IO_L_ GC_VREF_ J7 9 IO_LP _9 K7 GD L9 IO_LP_ GC_ L9 9 IO_L _VREF_9 K GD K BQV 系列 FPG

82 Ba nk B ank Ba nk IO_L_ GC_ K9 9 IO_LP _9 M GD R IO_LP_ GC_ H 9 IO_L _9 GD Y IO_L_ GC_ H 9 IO_LP _9 P GD E IO_L7P_ GC_ J 9 IO_L _9 P7 GD K IO_L7_ GC_ J 9 IO_L7P _9 GD IO_LP_ GC_ J 9 IO_L7 _9 P GD B IO_L_ GC_ H 9 IO_LP _9 P GD C IO_L9P_ GC_ H9 9 IO_L _9 GD IO_L9_ GC_ H 9 IO_L9P _9 R GD U IO_LP_ GC_D_ G 9 IO_L9 _9 T GD IO_L_ GC_D_ H IO_LP_ E9 GD C IO_LP_ GC_D_ H IO_L_ E GD IO_L_ GC_D_ G IO_LP_ F9 GD P IO_LP_ GC_D_ H IO_L_ F GD IO_L_ GC_D_ H9 IO_LP_ F GD F IO_LP_ GC_D9_ H IO_L_ G GD M IO_L_ GC_D_ H IO_LP_ G GD P IO_LP_ GC_ G IO_L_ H GD T IO_L_ GC_VREF_ G IO_LP_ D GD V BQV 系列 FPG

83 Ba nk B ank Ba nk IO_LP_ GC_ H IO_L_ VREF_ D GD Y IO_L_ GC_ G IO_LP_ K GD B IO_LP_ GC_ G IO_L_ J GD D IO_L_ GC_ F9 IO_LP_ D GD F IO_L7P_ GC_VR_ H7 IO_L_ C GD J IO_L7_ GC_VRP_ G IO_L7P_ H GD L IO_LP_ CC_GC_ F IO_L7_ H9 GD IO_L_ CC_GC_ E IO_LP_ CC_ GD R IO_L9P_ CC_GC_ H IO_L_ CC_ B GD U IO_L9_ CC_GC_ G7 IO_L9P_ CC_ J GD W IO_LP_ B IO_L9_ CC_ J9 GD IO_L_ B IO_LP _CC_ K GD C IO_LP_ IO_L _CC_( K9 GD J IO_L_ IO_LP _CC_ B GD P IO_LP_ B7 IO_L _CC_( C GD B IO_L_ IO_LP _VR_ L GD M IO_LP_ C IO_L _VRP_ L GD P IO_L_ C IO_LP _ G GD T IO_LP_ E9 IO_L _ G GD V BQV 系列 FPG

84 Ba nk B ank Ba nk IO_L_ VREF_ F9 IO_LP _ M GD Y IO_LP_ C7 IO_L _VREF_ L GD B IO_L_ D7 IO_LP _ F GD M IO_LP_ E IO_L _ E GD E IO_L_ D IO_LP _ M GD K IO_L7P_ D IO_L _ L9 GD R IO_L7_ D IO_L7P _ E GD U IO_LP_ CC_ G IO_L7 _ E GD W IO_L_ CC_ F IO_LP _ GD IO_L9P_ CC_ D IO_L _ 9 GD E IO_L9_ CC_ E IO_L9P _ F GD H IO_LP _CC_ E7 IO_L9 _ G GD M IO_L _CC_ E IO_LP_ GD P IO_LP _CC_ F IO_L_ GD T IO_L _CC_ G IO_LP_ B7 GD V IO_LP _VR_ E IO_L_ C7 GD Y IO_L _VRP_ D9 IO_LP_ Y GD B IO_LP _ D IO_L_ GD D IO_L _ D IO_LP_ B GD H BQV 系列 FPG

85 Ba nk B ank Ba nk IO_LP _ F IO_L_ B GD 7 IO_L _VREF_ G IO_LP_ C GD L7 IO_LP _ E IO_L_ VREF_ D7 GD 7 IO_L _ F IO_LP_ B GD R7 IO_LP _ G7 IO_L_ GD 7 IO_L _ F IO_LP_ G GD C7 IO_L7P _ D IO_L_ H GD F7 IO_L7 _ E IO_L7P_ E GD L7 IO_LP _ F IO_L7_ F GD D IO_L _ F IO_LP_ CC_ K GD J IO_L9P _ F IO_L_ CC_ J7 GD M IO_L9 _ E IO_L9P_ CC_ K9 GD P IO_LP_ H IO_L9_ CC_ J9 GD Y IO_L_ J IO_LP _CC_ K GD B IO_LP_ K IO_L _CC_ K7 GD D IO_L_ J IO_LP _CC_ H7 GD P IO_LP_ H IO_L _CC_ J GD G9 IO_L_ J IO_LP _VR_ J GD 9 IO_LP_ L IO_L _VRP_ H GD R9 BQV 系列 FPG

86 Ba nk B ank Ba nk IO_L_ K IO_LP _ F GD U9 IO_LP_ K IO_L _ G GD W9 IO_L_ VREF_ L IO_LP _ G7 GD 9 IO_LP_ J IO_L _VREF_ G GD C9 IO_L_ K IO_LP _ F GD G9 IO_LP_ K IO_L _ F GD K IO_L_ K IO_LP _ E7 GD M IO_L7P_ L IO_L _ E GD P IO_L7_ L IO_L7P _ C GD T IO_LP_ CC_ J IO_L7 _ C GD V IO_L_ CC_ J IO_LP _ D GD Y IO_L9P_ CC_ J IO_L _ D GD B IO_L9_ CC_ J IO_L9P _ D GD E IO_LP _CC_ K IO_L9 _ E GD K IO_L _CC_ L IO_LP_ GD C IO_LP _CC_ L IO_L_ P GD H IO_L _CC_ K IO_LP_ B GD IO_LP _VR_ K7 IO_L_ GD R IO_L _VRP_ J7 IO_LP_ GD U BQV 系列 FPG

87 Ba nk B ank Ba nk IO_LP _ L9 IO_L_ M GD W IO_L _ L IO_LP_ GD IO_LP _ K IO_L_ 9 GD C IO_L _VREF_ L IO_LP_ P GD IO_LP _ J9 IO_L_ VREF_ GD IO_L _ K9 IO_LP_ C GD F IO_LP _ M IO_L_ B GD L IO_L _ M IO_LP_ M GD P IO_L7P _ P IO_L_ M GD T IO_L7 _ P7 IO_L7P_ C GD V IO_LP _ IO_L7_ C9 GD Y IO_L _ P IO_LP_ CC_ L GD B IO_L9P _ M7 IO_L_ CC_ L GD F IO_L9 _ 7 IO_L9P_ CC_ E GD J IO_LP_ B IO_L9_ CC_ D9 GD R IO_L_ IO_LP _CC_ D GD U IO_LP_ B IO_L _CC_ D GD W IO_L_ C IO_LP _CC_ K GD IO_LP_ C IO_L _CC_ J GD J BQV 系列 FPG

88 Ba nk B ank Ba nk IO_L_ D IO_LP _VR_ F GD P IO_LP_ C IO_L _VRP_ E9 GD B IO_L_ D IO_LP _ K GD M IO_LP_ G IO_L _ K9 GD B IO_L_ VREF_ H IO_LP _ F9 GD G IO_LP_ F IO_L _VREF_ F GD M IO_L_ E IO_LP _ J9 GD E IO_LP_ E IO_L _ J GD K IO_L_ E IO_LP _ F GD R IO_L7P_ G IO_L _ E GD Y IO_L7_ F IO_L7P _ H9 GD E IO_LP_ CC_ J IO_L7 _ H GD H IO_L_ CC_ H IO_LP _ G GD IO_L9P_ CC_ H IO_L _ H GD V IO_L9_ CC_ J IO_L9P _ G GD C IO_LP _CC_SMP_ L IO_L9 _ G GD H IO_L _CC_SM_ K IO_LP_ C GD 7 IO_LP _CC_SMP_ K IO_L_ B GD L7 BQV 系列 FPG

89 Ba nk B ank Ba nk IO_L _CC_SM_ K IO_LP_ B GD 7 IO_LP _VR_ IO_L_ GD F7 IO_L _VRP_ M IO_LP_ C9 GD L7 IO_LP _ L IO_L_ C GD D IO_L _ M IO_LP_ C GD P IO_LP _ P IO_L_ B GD D IO_L _VREF_ IO_LP_ B GD P IO_LP _SMP_ P IO_L_ VREF_ GD B9 IO_L _SM_ IO_LP_ C GD G9 IO_LP _SMP_ T IO_L_ B GD U9 IO_L _SM_ R IO_LP_ 9 GD G9 IO_L7P _SMP_ R IO_L_ GD K IO_L7 _SM_ R IO_L7P_ GD Y IO_LP _SMP_ U IO_L7_ GD K IO_L _SM_ T IO_LP_ CC_ C GD C IO_L9P _SM9P_ U IO_L_ CC_ D GD IO_L9 _SM9_ U IO_L9P_ CC_ B GD C IO_LP_ M IO_L9_ CC_ GD IO_L_ M IO_LP _CC_ B7 GD BQV 系列 FPG

90 Ba nk B ank Ba nk IO_LP_ IO_L _CC_ GD F IO_L_ 7 IO_LP _CC_ B GD T IO_LP_ M7 IO_L _CC_ C GD F IO_L_ L IO_LP _VR_ C9 GD D IO_LP_ IO_L _VRP_ B GD J IO_L_ P IO_LP _ D GD W IO_LP_ L IO_L _ C7 GD J IO_L_ VREF_ L IO_LP _ 9 GD P IO_LP_ P7 IO_L _VREF_ GD B IO_L_ P IO_LP _ C GD G IO_LP_ K7 IO_L _ D7 GD M IO_L_ K IO_LP _ B GD U IO_L7P_ R IO_L _ GD B IO_L7_ T IO_L7P _ C GD G IO_LP_ CC_ J IO_L7 _ D9 GD M IO_L_ CC_ J IO_LP _ D VCCUX M IO_L9P_ CC_ R7 IO_L _ D VCCUX P IO_L9_ CC_ R IO_L9P _ VCCUX V IO_LP _CC_ T IO_L9 _ B VCCUX B BQV 系列 FPG

91 Ba nk B ank Ba nk IO_L _CC_ U7 IO_LP_ L9 VCCUX L IO_LP _CC_ H7 IO_L_ L VCCUX C IO_L _CC_ J7 IO_LP_ M VCCUX M IO_LP _VR_ R9 IO_L_ L VCCUX P IO_L _VRP_ P9 IO_LP_ VCCUX T IO_LP _ H IO_L_ M VCCUX V IO_L _ G IO_LP_ P VCCUX Y IO_LP _ R IO_L_ P VCCUX U IO_L _VREF_ P IO_LP_ M7 VCCIT IO_LP _ F IO_L_ VREF_ L VCCIT R IO_L _ F IO_LP_ P9 VCCIT U IO_LP _ T IO_L_ 9 VCCIT W IO_L _ T IO_LP_ P7 VCCIT IO_L7P _ G IO_L_ 7 VCCIT M IO_L7 _ G7 IO_L7P_ VCCIT P IO_LP _ T9 IO_L7_ M VCCIT T IO_L _ U IO_LP_ CC_ VCCIT V IO_L9P _ E IO_L_ CC_ M VCCIT Y IO_L9 _ E7 IO_L9P_ CC_ M VCCIT B BQV 系列 FPG

92 Ba nk B ank Ba nk IO_LP_ SMP_ V IO_L9_ CC_ L VCCIT D IO_L_ SM_ V IO_LP _CC_ P VCCIT R IO_LP_ SM7P_ W IO_L _CC_ P VCCIT U IO_L_ SM7_ V IO_LP _CC_ L VCCIT W IO_LP_ SMP_ Y IO_L _CC_ L VCCIT IO_L_ SM_ IO_LP _VR_ VCCIT T IO_LP_ SMP_ IO_L _VRP_ P VCCIT V IO_L_ SM_ Y IO_LP _ M VCCIT Y IO_LP_ Y IO_L _ M VCCIT IO_L_ VREF_ W IO_LP _ VCCIT R IO_LP_ SMP_ C IO_L _VREF_ M VCCIT U IO_L_ SM_ D IO_LP _ VCCIT W IO_LP_ SMP_ C IO_L _ P VCCIT IO_L_ SM_ B IO_LP _ VCCIT C IO_L7P_ SMP_ C IO_L _ M VCCIT M7 IO_L7_ SM_ B IO_L7P _ VCCIT P7 IO_LP_ CC_SMP_ F IO_L7 _ M VCCIT Y7 IO_L_ CC_SM_ E IO_LP _ P VCCIT B7 IO_L9P_ CC_SMP_ F IO_L _ P VCCIT D7 BQV 系列 FPG

93 Ba nk B ank Ba nk IO_L9_ CC_SM_ E IO_L9P _ 9 VCCIT IO_LP _CC_ H IO_L9 _ P9 VCCIT R IO_L _CC_ J MGTTXP _ M VCCIT IO_LP _CC_ D MGTVTT TX_ M VCCIT C IO_L _CC_ E MGTTX _ VCCIT M9 IO_LP _VR_ G MGTRXP _ VCCIT P9 IO_L _VRP_ H MGTVTT RX_ VCCIT T9 IO_LP _ K MGTRX _ P VCCIT V9 IO_L _ K MGTVCC PLL_ T VCCIT Y9 IO_LP _ G MGTRX _ R VCCIT B9 IO_L _VREF_ H MGTREFC LK_ P VCCIT IO_LP _ J MGTRXP _ T VCCIT R IO_L _ K MGTREFC LKP_ P VCCIT U IO_LP _ L MGTTX _ T VCCIT W IO_L _ L MGTVTT TX_ U VCCIT IO_L7P _ M MGTTXP _ U VCCIT C IO_L7 _ M MGTVTT RXC V VCCIT P IO_LP _ MGTRREF _ V VCCIT T IO_L _ C C U VCCIT V BQV 系列 FPG

94 Ba nk B ank Ba nk IO_L9P _ MGTTXP _ V VCCIT Y IO_L9 _ P MGTVTT TX_ C VCCIT B IO_LP_ E9 MGTTX _ W VCCIT R IO_L_ F9 MGTRXP _ W VCCIT U IO_LP_ G MGTVTT RX_ W VCCIT W IO_L_ F MGTRX _ Y VCCO_ IO_LP_ H9 MGTVCC PLL_ B VCCO_ D IO_L_ J9 MGTRX _ VCCO_ D IO_LP_ F MGTREFC LK_ Y VCCO_ G IO_L_ E MGTRXP _ B VCCO_ M9 IO_LP_ L9 MGTREFC LKP_ Y VCCO_ H IO_L_ VREF_ K9 MGTTX _ B VCCO_ E IO_LP_ H MGTVTT TX_ V VCCO_ D IO_L_ G MGTTXP _ C VCCO_ L IO_LP_ J MGTTXP _ F VCCO_ G IO_L_ J MGTVTT TX_ F VCCO_ C IO_L7P_ L MGTTX _ G VCCO_ F7 IO_L7_ M MGTRXP _ G VCCO_ B9 IO_LP_ CC_ 9 MGTVTT RX_ G VCCO_ K BQV 系列 FPG

95 Ba nk B ank Ba nk IO_L_ CC_ P9 MGTRX _ H VCCO_ IO_L9P_ CC_ K MGTVCC PLL_ K VCCO_ J IO_L9_ CC_ L MGTRX _ J VCCO_ T7 IO_LP _CC_ P MGTREFC LK_ H VCCO_ R IO_L _CC_ P MGTRXP _ K VCCO_ V IO_LP _CC_ M MGTREFC LKP_ H VCCO_ IO_L _CC_ MGTTX _ K VCCO_ T7 IO_LP _VR_ R MGTVTT TX_ L VCCO_ M9 IO_L _VRP_ R9 MGTTXP _ L VCCO_ W IO_LP _ T MGTTXP _ D VCCO_ B9 IO_L _ R MGTVTT TX_ D VCCO_ IO_LP _ U MGTTX _ E VCCO_ M9 IO_L _VREF_ T MGTRXP _ E VCCO_ L IO_LP _ T MGTVTT RX_ E VCCO_ P IO_L _ T9 MGTRX _ F 7 VCCO_7 E IO_LP _ U7 MGTVCC PLL_ H 7 VCCO_7 H IO_L _ U MGTRX _ G 7 VCCO_7 D IO_L7P _ R MGTREFC LK_ F VCCO_ C IO_L7 _ R7 MGTRXP _ H VCCO_ W BQV 系列 FPG

96 Ba nk B ank Ba nk IO_LP _ U MGTREFC LKP_ F VCCO_ B9 IO_L _ T MGTTX _ H 9 VCCO_9 J IO_L9P _ U MGTVTT TX_ J 9 VCCO_9 E IO_L9 _ T MGTTXP _ J 9 VCCO_9 H 7 IO_LP_ 7 W MGTTXP _ B VCCO_ J 7 IO_L_ 7 V MGTVTT TX_ C VCCO_ E 7 IO_LP_ 7 Y MGTTX _ B VCCO_ H 7 IO_L_ 7 W MGTRXP _ VCCO_ J 7 IO_LP_ 7 V MGTVTT RX_ C VCCO_ M9 7 IO_L_ 7 W MGTRX _ VCCO_ L 7 IO_LP_ 7 Y7 MGTVCC PLL_ D VCCO_ F7 7 IO_L_ 7 W7 MGTRX _ C VCCO_ J 7 IO_LP_ 7 V MGTREFC LK_ D VCCO_ H 7 IO_L_ VREF_7 W MGTRXP _ D VCCO_ G 7 IO_LP_ 7 V MGTREFC LKP_ E VCCO_ C 7 IO_L_ 7 V7 MGTTX _ D VCCO_ F7 7 IO_LP_ 7 W MGTVTT TX_ E VCCO_ L 7 IO_L_ 7 Y MGTTXP _ E VCCO_ K 7 IO_L7P_ 7 W9 MGTTXP _ K VCCO_ BQV 系列 FPG

97 Ba nk B ank Ba nk IO_L7_ 7 IO_LP_ CC_7 IO_L_ CC_7 IO_L9P_ CC_7 IO_L9_ CC_7 IO_LP _CC_7 IO_L _CC_7 IO_LP _CC_7 IO_L _CC_7 IO_LP _VR_7 IO_L _VRP_7 IO_LP _7 IO_L _7 IO_LP _7 IO_L _VREF_7 otes: IO_LP _7 IO_L _7 V9 Y Y9 B B C 9 D E D C9 F G E9 MGTVTT TX_ MGTTX _ MGTRXP _ MGTVTT RX_ MGTRX _ MGTVCC PLL_ MGTRX _ MGTREFC LK_ MGTRXP _ MGTREFC LKP_ MGTTX _ MGTVTT TX_ MGTTXP _ MGTTXP _ MGTVTT TX_ MGTTX _ K L L L M M P L P L M B C B9 MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ MGTVCC_ D9 FLOT U. Do not connect a single-ended clock to the -side of the differential clock pair of pins, for example, IO_L_GC_.. Do not connect a single-ended clock to the -side of clock capable pins, for example, IO_L_CC_. R R J J G G D F J K C7 D7 L M BQV 系列 FPG

98 . RSVD pins must be tied to GD (logic ). BQVSXT 为 CCG7 封装, 具体封装信息如下图 -, 管脚列表如表 - 所示 图 - 封装信息图 表 - BQVSXTCCG7 管脚信息表 DXP_ C IO_L_ K9 GD F DX_ C IO_L7P_ K7 GD G VDD_ Y IO_L7_ L7 GD M VSS_ Y IO_LP_ M7 GD VP_ IO_L_ M GD V V_ B IO_L9P_ M9 GD W VREFP_ B IO_L9_ L9 GD D VREF_ IO_LP_ B GD E VBTT_ P IO_L_ B GD K PROGRM_B_ R9 IO_LP_ C GD L BQV 系列 FPG